该文提出一种通用的时间数字转换器(TDC)码密度校准信号产生方法，该方法基于相干采样理论，通过合理设置TDC主时钟和校准信号之间的频率差，结合输出信号保持电路，产生校准用的随机信号，在码密度校准过程中，随机信号均匀分布在TDC的延时路径上，实现对TDC的bin-by-bin校准。基于Xilinx公司的28 nm工艺的Kintex-7 现场可编程门阵列(FPGA)内部的进位链实现一种plain TDC，利用该方法校准plain TDC的码宽(抽头延迟时间)，研究校准了2抽头方式下的TDC的性能参数，时间分辨率(对应TDC的最低有效位，Least Significant Bit, LSB)为24.9 ps，微分非线性为(–0.84～3.1)LSB，积分非线性为(–5.0～2.2)LSB。文中所述的校准方法采用时钟逻辑资源实现，多次测试考核结果表明，单个延时单元的标准差优于0.5 ps。该校准方法采用时钟逻辑资源代替组合逻辑资源，重复性、稳定性较好，实现了对plain TDC的高精度自动校准。该方法同样适用于其他类型的TDC的码密度校准。

为了降低译码时的计算复杂度以及减少译码时间，该文通过对牛顿恒等式进行推导得到了(41, 21, 9) QR码不需要计算未知校验子就可求得错误位置多项式系数的代数译码算法，同时也针对改善部分客观地给出了计算复杂度的理论分析。此外，为了进一步降低译码时间，提出判定接收码字中出现不同错误个数的更简化的判断条件。仿真结果表明该文提出算法在不降低Lin算法所达到的译码性能的前提下，降低了译码时间。