该文提出一种通用的时间数字转换器(TDC)码密度校准信号产生方法，该方法基于相干采样理论，通过合理设置TDC主时钟和校准信号之间的频率差，结合输出信号保持电路，产生校准用的随机信号，在码密度校准过程中，随机信号均匀分布在TDC的延时路径上，实现对TDC的bin-by-bin校准。基于Xilinx公司的28 nm工艺的Kintex-7 现场可编程门阵列(FPGA)内部的进位链实现一种plain TDC，利用该方法校准plain TDC的码宽(抽头延迟时间)，研究校准了2抽头方式下的TDC的性能参数，时间分辨率(对应TDC的最低有效位，Least Significant Bit, LSB)为24.9 ps，微分非线性为(–0.84～3.1)LSB，积分非线性为(–5.0～2.2)LSB。文中所述的校准方法采用时钟逻辑资源实现，多次测试考核结果表明，单个延时单元的标准差优于0.5 ps。该校准方法采用时钟逻辑资源代替组合逻辑资源，重复性、稳定性较好，实现了对plain TDC的高精度自动校准。该方法同样适用于其他类型的TDC的码密度校准。

通过对Xu(2004)和Zhang(2004)提出的两种环签名方案进行分析，指出了这两种环签名方案都容易受到群成员改变攻击(group-changing attack)，并给出了攻击方法；另外，Zhang的方案还容易受到多已知签名存在伪造(multiple-known-signature existential forgery)攻击。为防范这两种攻击，对这两种环签名方案进行了改进，改进后的方案在最强的安全模型(Joseph, 2004提出)中仍是安全的。

针对目前图像隐写检测模型中线性卷积层对高阶特征表达能力有限，以及各通道特征图没有区分的问题，该文构建了一个基于多层感知卷积和通道加权的卷积神经网络(CNN)隐写检测模型。该模型使用多层感知卷积(Mlpconv)代替传统的线性卷积，增强隐写检测模型对高阶特征的表达能力；同时引入通道加权模块，实现根据全局信息对每个卷积通道赋予不同的权重，增强有用特征并抑制无用特征，增强模型提取检测特征的质量。实验结果表明，该检测模型针对不同典型隐写算法及不同嵌入率，相比Xu-Net, Yedroudj-Net, Zhang-Net均有更高的检测准确率，与最优的Zhu-Net相比，准确率提高1.95%～6.15%。