2007, 29(1): 201-204.
doi: 10.3724/SP.J.1146.2005.00574
刊出日期:2007-01-19
通过对Xu(2004)和Zhang(2004)提出的两种环签名方案进行分析,指出了这两种环签名方案都容易受到群成员改变攻击(group-changing attack),并给出了攻击方法;另外,Zhang的方案还容易受到多已知签名存在伪造(multiple-known-signature existential forgery)攻击。为防范这两种攻击,对这两种环签名方案进行了改进,改进后的方案在最强的安全模型(Joseph, 2004提出)中仍是安全的。
2022, 44(8): 2949-2956.
doi: 10.11999/JEIT210537
刊出日期:2022-08-17
针对目前图像隐写检测模型中线性卷积层对高阶特征表达能力有限,以及各通道特征图没有区分的问题,该文构建了一个基于多层感知卷积和通道加权的卷积神经网络(CNN)隐写检测模型。该模型使用多层感知卷积(Mlpconv)代替传统的线性卷积,增强隐写检测模型对高阶特征的表达能力;同时引入通道加权模块,实现根据全局信息对每个卷积通道赋予不同的权重,增强有用特征并抑制无用特征,增强模型提取检测特征的质量。实验结果表明,该检测模型针对不同典型隐写算法及不同嵌入率,相比Xu-Net, Yedroudj-Net, Zhang-Net均有更高的检测准确率,与最优的Zhu-Net相比,准确率提高1.95%~6.15%。
2022, 44(4): 1503-1512.
doi: 10.11999/JEIT210059
刊出日期:2022-04-18
现场可编程门阵列(FPGA)被广泛应用于卷积神经网络(CNN)的硬件加速中。为优化加速器性能,Qu等人(2021)提出了一种3维可变换的CNN加速结构,但该结构使得并行度探索空间爆炸增长,搜索最优并行度的时间开销激增,严重降低了加速器实现的可行性。为此该文提出一种细粒度迭代优化的并行度搜索算法,该算法通过多轮迭代的数据筛选,高效地排除冗余的并行度方案,压缩了超过99%的搜索空间。同时算法采用剪枝操作删减无效的计算分支,成功地将计算所需时长从106 h量级减少到10 s内。该算法可适用于不同规格型号的FPGA芯片,其搜索得到的最优并行度方案性能突出,可在不同芯片上实现平均(R1, R2)达(0.957, 0.962)的卓越计算资源利用率。