该文提出一种通用的时间数字转换器(TDC)码密度校准信号产生方法，该方法基于相干采样理论，通过合理设置TDC主时钟和校准信号之间的频率差，结合输出信号保持电路，产生校准用的随机信号，在码密度校准过程中，随机信号均匀分布在TDC的延时路径上，实现对TDC的bin-by-bin校准。基于Xilinx公司的28 nm工艺的Kintex-7 现场可编程门阵列(FPGA)内部的进位链实现一种plain TDC，利用该方法校准plain TDC的码宽(抽头延迟时间)，研究校准了2抽头方式下的TDC的性能参数，时间分辨率(对应TDC的最低有效位，Least Significant Bit, LSB)为24.9 ps，微分非线性为(–0.84～3.1)LSB，积分非线性为(–5.0～2.2)LSB。文中所述的校准方法采用时钟逻辑资源实现，多次测试考核结果表明，单个延时单元的标准差优于0.5 ps。该校准方法采用时钟逻辑资源代替组合逻辑资源，重复性、稳定性较好，实现了对plain TDC的高精度自动校准。该方法同样适用于其他类型的TDC的码密度校准。

目前基于标签的Grbner基算法大多是Buchberger型的，涉及矩阵型算法的文献往往是为了进行复杂度分析，而不考虑实际的效率。该文从实际应用出发，给出矩阵型Gao-Volny-Wang(GVW)算法的一个实例，提出算法层次的优化设计方法。同时，该文还给出一个高效的约化准则。通过实验，该文比较了算法可用的各项准则及策略。实验结果表明，该文的矩阵型GVW实例在准则和策略的选取上是最优的。并且，矩阵型GVW在某些多项式系统(例如，Cyclic系列和Katsura系列多项式系统)下比Buchberger型GVW要快2~6倍。