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基于CPLD/FPGA的AES算法混合流水实现

彭艮鹏 刘常澍 李志华

彭艮鹏, 刘常澍, 李志华. 基于CPLD/FPGA的AES算法混合流水实现[J]. 电子与信息学报, 2005, 27(1): 155-157.
引用本文: 彭艮鹏, 刘常澍, 李志华. 基于CPLD/FPGA的AES算法混合流水实现[J]. 电子与信息学报, 2005, 27(1): 155-157.
Peng Gen-peng, Liu Chang-shu, Li Zhi-hua . The Hybrid Pipelining Implementation of AES in the Feedback Mode Based on CPLD/FPGA[J]. Journal of Electronics & Information Technology, 2005, 27(1): 155-157.
Citation: Peng Gen-peng, Liu Chang-shu, Li Zhi-hua . The Hybrid Pipelining Implementation of AES in the Feedback Mode Based on CPLD/FPGA[J]. Journal of Electronics & Information Technology, 2005, 27(1): 155-157.

基于CPLD/FPGA的AES算法混合流水实现

The Hybrid Pipelining Implementation of AES in the Feedback Mode Based on CPLD/FPGA

  • 摘要: 在加解密算法的硬件实现中,使用流水线结构可以显著地提高加密解密速度,但是由于这类结构并不适合于大多数的反馈模式,因而此类结构在当前密码学中的应用较少。为此,该文采用一种补偿手段,基于交叉CBC(Interleaved Cipher Block Chaining)模式,以混合流水结构成功地实现了AES(Advanced EncryptionStandard)的算法。该方案允许并行处理4个数据块(称为一次加密或解密),同时两次加密或解密之间还可实现部分并行。该方案在EP20k300EBC652-1(Ateral公司产品)上已得到成功验证。
  • Daemen J, Rijmen V. AES Proposal: Rijndael. Available at http:∥csrc.nist.gov/encryption/aes/rijndael/Rijndael.pdf[2]Clodowiec P, Gaj K, Bellows P, Schott B. Experimental testing of the gigabit ipSec-compliant implementations of Rijndael and Triple DES using SLAAC-1V FPGA accelerator board.Information Security 4th International Conference, ISC2001Malaga, Spain, October 2001:78 - 92.[3]Gaj K, Chodowiec P. Fast implementation and fair comparison of the final candidates for Advanced Encryption Standard using Field Programmable Gate Arrays. Available at http:∥ece .gmu.edu[4]Nechvatal J, BarkerE, Bassham L, Burr W, Dworkin M, Foti J,Roback E. Report on the development of the Advanced Encryption Standard (AES). Available at http:∥www.nist.gov/aes/
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出版历程
  • 收稿日期:  2003-06-17
  • 修回日期:  2003-12-11
  • 刊出日期:  2005-01-19

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