该文提出一种通用的时间数字转换器(TDC)码密度校准信号产生方法，该方法基于相干采样理论，通过合理设置TDC主时钟和校准信号之间的频率差，结合输出信号保持电路，产生校准用的随机信号，在码密度校准过程中，随机信号均匀分布在TDC的延时路径上，实现对TDC的bin-by-bin校准。基于Xilinx公司的28 nm工艺的Kintex-7 现场可编程门阵列(FPGA)内部的进位链实现一种plain TDC，利用该方法校准plain TDC的码宽(抽头延迟时间)，研究校准了2抽头方式下的TDC的性能参数，时间分辨率(对应TDC的最低有效位，Least Significant Bit, LSB)为24.9 ps，微分非线性为(–0.84～3.1)LSB，积分非线性为(–5.0～2.2)LSB。文中所述的校准方法采用时钟逻辑资源实现，多次测试考核结果表明，单个延时单元的标准差优于0.5 ps。该校准方法采用时钟逻辑资源代替组合逻辑资源，重复性、稳定性较好，实现了对plain TDC的高精度自动校准。该方法同样适用于其他类型的TDC的码密度校准。

为快速生成高质量混淆网络,该文提出一种最大后验弧主导的快速生成算法。它只需遍历一遍Lattice,具有线性时间复杂度。采用K-L散度(Kullback-Leibler Divergence,KLD)来度量弧标号之间的发音相似性,改善了混淆网络生成中弧对齐的准确性。实验结果显示,所提算法在生成速度上和Xue的快速算法是可比的,而生成质量更好。通过采用KLD作为弧标号相似性测度,生成混淆网络的质量得到了进一步提高。