1.   引言

当今社会，人们对便捷式电子设备的依赖越来越明显。这些设备以智能和简单的方式执行多项任务(例如智能手表、智能手机、平板电脑以及笔记本电脑等)的基础是身份验证协议、密钥和令牌生成等安全技术的实现^[1]。真随机数生成器 (True Random Number Generator , TRNG)是安全应用中的关键构建模块，能够为数据加密、加密随机数和初始化向量提供需要高质量的随机位^[2]。TRNG从物理过程(如热噪声)生成随机位，其随机过程是不可预测和非确定性的。

基于物理随机现象的TRNG，例如热噪声、抖动、量子现象等^[3]，如何从电路的自然随机现象中提取快速和高质量的随机数具有挑战性。现场可编程门阵列(Field Programmable Gate Array, FPGA)在嵌入式系统的原型设计和部署中变得非常流行，因此越来越多的设备利用其潜力。为了开发易于集成到FPGA上的便携式、轻量级的TRNG知识产权核，必须考虑FPGA中提供的构建模块。抖动和亚稳态是基于FPGA型TRNG的主要随机熵源，广泛使用的熵源电路是构建环形振荡器(Ring Oscillator, RO)。

RO TRNG的基本原理是同时激励具有不同标称频率的环形振荡器，并以采样频率对其输出的异或进行采样，以产生取决于抖动累积的随机输出序列。所设计的环形振荡器数量越多，系统的熵就越高，但是也导致资源使用和功耗增加。值得注意的是，这些设计通常需要后处理编码方案(例如，冯诺伊曼编码)才能通过统计测试(例如NIST^[4,5]和AIS-31^[6])，这也会导致额外的FPGA资源和功耗。因此，研究者针对如何降低资源开销且提高TRNG熵进行了大量工作。以时间数字转换(Time-to-Digital Conversion, TDC)技术作为采样电路的方案^[7]，旨在量化单位延迟较小的RO跳跃周期的延迟量，以更高的精度获取抖动引起的随机序列。该方案验证了通过在FPGA上的可配置逻辑块中设计CARRY4单元，以0.999的最小熵提高了随机序列的质量，但吞吐量仅为12.5 Mbit/s。另一种采用可编程延迟线(Programmable Delay Line, PDL)技术的方法是使RO的振荡变化变大，以降低几个等长振荡器环之间的相关性，提高TRNG稳定性，然而吞吐量仅为6 Mbit/s的随机性质量^[8]。最新的基于数字时钟管理器(Digital Clock Manager, DCM)的TRNG将吞吐量提高到 300 Mbit/s，面积为38个SLICEs^[9]。然而，该方案需要严格控制DCM才能驱动触发器进入亚稳态，不同FPGA芯片之间的差异，导致TRNG的可移植性降低。

在这项工作中，一种新颖的轻量级TRNG架构在本文中被提出，本架构利用了查找表的抖动噪声特性，通过多相位采样机制对抖动噪声进行细粒度采样，输出高熵的随机序列。本文的结构如下：在第2节中，主要以四相位采样详细介绍细粒度采样机制；第3节描述其所提出基于多相位采样的双输出异或门(Multi-phase True Random Number Generator based on Dual-output XOR gate, M_DXOR TRNG)的FPGA实现；第4节，介绍了随机比特流的分析结果，采用了常用的测试套件。最后，第5节对本文进行了总结。

2.   细粒度采样机制

目前常用的方法是通过构建环形振荡器结构来输出时钟脉冲，其缺点是输出时钟脉冲的占空比不是50%，且在脉冲边界存在抖动^[10,11]。电路中存在抖动是不可避免的，可能导致输出信号出现毛刺，从而影响电路的功能，一般使用锁相环(Phase Locked Loop, PLL)的闭环相位调整电路能够确保电路在存在抖动的情况下仍能稳定输出脉冲^[12]。本文中通过PLL生成不同相位的采样时钟，对抖动电路进行多相位采样，大大提高了抖动采样的概率，保证了随机序列的输出。

多相位采样的基本思想是将具有抖动的方波信号进行N等份的分割，然后对每一等份进行采样。在单相抖动测试模型中，只需要直接对抖动信号源的输出进行同相积分和中相积分处理后，可得到抖动。对于N相位抖动测试模型，可以分别对N个延时信号进行中相积分和同相积分，最后相加即可得到抖动^[13]。在单相抖动测试模型中，通过在具有抖动的方波信号中的每个采样周期内采样1个点；而在N相位抖动测试模型中，N个延迟在每个采样周期内向每个采样点发出1个信号，每个采样点之间的差异为T/N。

根据前文介绍，将具有抖动的方波信号进行N等份的分割，并进行延迟配置，其延迟方波之间的差异记为${T}_{\mathrm{s}}$/N，其中${T}_{\mathrm{s}}$是采样周期。在正弦相位抖动测试模型中，只有具有抖动信号源的输出需要直接同相和中相积分^[13]。通常，测试抖动信号采用正弦信号^[14]，因此抖动信号熵源产生具有正弦相位抖动的时钟信号，可以表示为

其中，${a}_{n}$表示信号符号极性(+1表示1，–1表示0)，${T}_{\mathrm{c}}$表示符号宽度，$\varepsilon$表示正弦相位抖动，表示为$A\mathrm{s}\mathrm{i}\mathrm{n}\left({w}_{1}t\right)$。

如图1所示，本文以四相抖动模型为例，进行公开推导，以证明多相位采样能够提高抖动误差的测量精度。根据文献[13]，同相积分和中相积分表达式分别为

图 1  细粒度采样示意图

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对于抖动$\varepsilon$的估计，有两种情况：$\varepsilon$<0和$\varepsilon$>0。 $\varepsilon$<0表示同相清洗脉冲的前沿和中间相清洗脉冲的前沿分别领先于具有相位抖动的信号的前沿和中间位置。 ε>0 表示滞后。图1是$\varepsilon$>0时四相抖动测试中同相积分和中相积分的波形示意图。因此，计算式(2)和式(3)得到

ε <0，即当它领先时，可以得到计算式(2)和式(3)

其中，${{T}}_{\mathrm{s}}$为采样周期，${a}_{k-1}{\times a}_{k}=-1$，即相邻符号必须有极性跳变，归一化抖动值$\lambda =\varepsilon /{T}_{\mathrm{c}}$，ε为实际测试值。

结合式(4)—式(7)，四相抖动采样可以表示为

在单相抖动测试中，图1中带抖动的方波信号同相和中相积分，即计算式(2)和式(3)在k=0处的值，单相抖动采样表达式推导为

从式(8)和式(9)可以看出，相位抖动的测量精度与采样周期直接相关，其中式(8)中的1/8${T}_{\mathrm{s}}$为固定值。因此，抖动误差可以通过相乘同相积分通道和中相积分通道的输出值来得到。根据式(9)可以得出单相测试下抖动$\varepsilon$的测试值为最小采样间隔的1/2时，相对于式(8)中在四相测试下时的1/8，可以得出四相位测试采样精度是单相采样的4倍。因此，本文通过对抖动误差采样的推导公式可以判断出：N相位抖动采样的精度是单相抖动采样的N倍，即一种N倍细粒度抖动采样机制。

3.   M_DXOR TRNG电路

本节主要对所提出的双输出异或门单元和TRNG系统框架进行介绍。

3.1   双输出异或编程单元

查找表(Look-Up-Table, LUT)是FPGA内重要且基本的逻辑资源，其通过输入端的地址信号查找单元内对应地址所存储的二进制信息。查找表的输入位数由4位发展到现在的6位，例如AMD Xilinx Virtex-6系列FPGA内的6输入双输出查找表LUT6_2，其由两个5输入单输出查找表通过一个多路选通器级联而成^[15]。考虑到每类SLICE中均含有LUT6_2资源，可以利用LUT6_2实现TRNG设计当中所需的基本器件，这样就能充分地利用每片SLICE的LUT资源，在一定程度上提高了TRNG的通用性并提升硬件的利用率。基于LUT6_2单元，本文设计了一种如图2所示的双输出异或门单元。如图2(a)所示基于异或门设计的可编程单元，当CTL=0时，门电路变为单反相环；当CTL = 1时，电路变为双稳态环。通过对CTL端口的控制，能够保证在电路需要“休眠”要求时的逆变器环不处于振荡状态。

图 2  异或门逻辑单元

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减少偏置和提高鲁棒性的简单策略是对多个基本单元的输出位进行异或运算处理产生一位随机数，其熵不小于任何输入位的熵；因此，只要1个单元产生具有高熵的输出，最终输出就具有高熵。本文在最终TRNG设计中采用了多个双输出异或门构成反相环，具体可见3.2节。

3.2   M_DXOR TRNG架构

与传统的基于环形振荡器的TRNG类似，使用奇数个反相器形成自振荡熵源^{[16, 17]}。本文提出如图3浅黄框所示的基于双输出异或门熵源，每个异或门单元连接有D触发器，最后将4个D触发器的输出通过异或处理作为随机序列的输出。值得注意的是，每个D触发器的采样时钟是不一样的，通过PLL模块产生4种不同相位的时钟。

图 3  提出的TRNG结构

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基于第2节提出的细粒度抖动采样机制，在进行相位级数选择中发现许多通过三相采样获得的随机序列无法通过NIST SP800-22测试项目。当选择四相位及以上级数时，所有随机序列都可以通过测试。因此，在考虑降低资源开销的前提下，本文选择了四相位采样，如图3所示的多相位采样的基于双输出异或门的TRNG架构。PLL用于生成不同相位(分别为0°相位、90°相位、180°相位和270°相位)的采样时钟，以对抖动电路进行多相采样。值得注意的是，PLL产生的四相采样时钟相当于图1中的CLKjitter, CLKjitter+T_s/4, CLKjitter+2×T_s/4, CLKjitter+3×T_s/4。

4.   实验结果与分析

对于所提M_DXOR TRNG架构实现于AMD Xilinx 的Virtex-6 FPGA和Artix-7 FPGA开发板上，通过提取多组1 Mbits数据进行统计分析，具体有自相关测试、随机性测试和抗温度-电压测试。

4.1   自相关测试

如果序列不自相关，则可以认为该序列是随机的^[14]。对于自相关测试，本文中使用MATLAB对生成的随机序列进行了验证。通过计算皮尔逊相关系数，当小于0.3时，可以认为序列不相关^[14]。如图4所示，设置滞后值为500，通过计算当前输出值与500个滞后变量之间的相关系数，可以看出纵坐标的自相关系数均小于且接近0，因此表明该序列没有相关性，也能进一步证明所提出的M_DXOR TRNG能够产生良好的随机序列，不易受到攻击。

图 4  自相关测试

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4.2   随机性测试

随机性测试是对真随机数序列检验的有效且必需的方式，目前主要有对随机序列的随机性检验的NIST SP800-22测试包和AIS-31测试包，以及针对随机熵进行检验的NIST SP800-90B测试包。本文中也采用这3种测试包对实现于Xilinx Virtex-6和Artix-7 FPGA上的TRNG随机序列进行检验。首先，本文在两种系列FPGA产生的随机序列上采集100 M bit的数据量进行NIST SP800-22测试，其中P-value值为序列随机数的指标(P-value大于0.01时，表明通过随机性测试)，Prop.为100组测试的通过率。如表1所示，表中P-value为100 次实验的平均值，而对于累加和检验，非重叠模块匹配检验、随机游动状态检验、随机游动检验和序列检验，表中 P-value是对应测试项所有子测试P-value的平均值。可以看出，所有测试项均以较大的P-value值通过NIST SP 800-22测试，其随机序列具有较好的随机性。

表 1  Xilinx Virtex-6和Artix-7上NIST SP800-22测试结果

NIST 随机性测试项	Virtex-6 FPGA			Artix-7 FPGA
	P-value	Prop.(%)		P-value	Prop(%)
频率检验	0.496 605	100		0.417146	100
累加和检验	0.607 715	100		0.557145	100
块内频数检验	0.470 025	100		0.341 223	99
游程检验	0.717 631	99		0.544 285	100
块内最长游程检测	0.360 79	100		0.439 515	98
2元矩阵秩检验	0.166 805	100		0.636 792	99
离散傅里叶变换检验	0.588 595	98		0.409 091	100
非重叠模块匹配检测	0.452 413	99		0.452 517	100
重叠模块匹配检验	0.480 335	100		0.544 095	99
通用统计检验	0.395 355	100		0.678 435	98
近似熵检验	0.329 119	99		0.439 280	100
随机游动检验	0.300 740	100		0.482 493	99
随机游动状态频数检验	0.420 495	99		0.480 785	100
序列检验	0.246 073	100		0.186 504	100
线性复杂度检验	0.430 225	100		0.419 696	100

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此外，另一个熵估计套件AIS-31 ^[6]也用于评估随机数的熵源质量，本文分别在Xilinx Virtex-6和Artix-7 FPGA两块开发板实现所提M_DXRO TRNG结构，采集输出随机序列进行AIS-31 T8测试，如表2所示，可以得出均高于7.99的字节熵通过T8测试评估。

表 2  AIS-31的T8字节熵测试

	开发套件
	Virtex-6	Artix-7
熵值	7.998671	7.996367

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对于NIST SP 800-90B测试，主要用来估计随机序列的统计分布和最小熵估计，分为对应着独立同分布测试(IID测试)和非独立同分布测试(Non-IID测试)。在本文中考虑之前NIST SP800-22和AIS-31对随机序列的统计进行了分析后，利用NIST SP800-90B的Non-IID测试进行熵评估。Non-IID主要利用MCV测试、Collision测试、Markov测试、Compression测试、t_Tuple测试、LRS测试、MultiMCW测试、Lag测试、MutiMCW测试和LZ78Y测试共10项统计来评估熵^[5]。本文分别在Xilinx Virtex-6和Artix-7两块FPGA上得到的随机序列经过Markov测试得到的p-max分别为3.62×10^–39和3.73×10^–39，其h-min分别为0.997653和0.997721，测试结果均通过了Markov测试要求。针对NIST SP800-90B Non-IID测试的另外9项，如图5所示，其中横坐标为测试项，左纵坐标为p-max值，右纵坐标为h-min值。可以看到所得到的p-max均在0.5左右波动(p-max越接近0.5表明随机性越好)，h-min值均接近于1(h-min越大表明熵源质量越好)。综上所述，本文所提结构能够以较好的随机性测试结果通过NIST SP 800-90B的Non-IID测试。

图 5  Xilinx Virtex-6和Artix-7 FPGA上NIST SP800-90BNon-IID 9项测试结果

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4.3   抗温度-电压测试

温度和电压的环境变化会影响TRNG(相关TRNG的性能比较如表3所示)的生成质量，因此本文中针对温度和电压设定了较大范围，即温度以步长为20°C从0°C到80°C，电压以步长为0.2 V从0.8 V到1.2 V。相对于以往以NIST SP800-22测试P-value值作为评估结果展示的方式，本文采用在不同温度和电压的情况下Xilinx Virtex-6 FPGA生成的100组数据通过测试项的数量的平均值作为评估指标。如图6所示的雷达图，雷达图中轴坐标表示不同的温度，不同颜色表示相应的电压。对于轴坐标上的数字，由于NIST 800-22单项数据太多，因此这里的通过率为NIST 800-22所有项通过率的平均值。可以看出，在标准1 V电压下，通过率最高。随着温度的改变，通过率有所不同。在正常的温度条件(20°C)下，通过率最高为99%。随着温度的逐渐升高，通过率也在降低。可以看出，所提出的M_DXOR TRNG能够保持平均值为93%以上的通过率，对温度和电压具有一定的容忍性。

表 3  相关TRNG的性能比较

TRNG结构	结构	实验平台	资源消耗	吞吐量(Mbit/s)
文献[18]	STR	Vitex-5/6, Spartan-3E	32LUTs 48DFFs	32
文献[9]	DCM	Zynq-7	38LUTs 121DFF	100
文献[19]	PLL	Kintex UltraScale	1PLL 5Primitives 5Slice	100
文献[20]	RO	Artix-7	75LUTs 419DFFs	120
文献[21]	FIGARO	Zynq-7	866LUTs	80
本文	M_DXOR	Virtex-6, Artix-7	3LUTs 4DFFs 1PLL	100

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图 6  Virtex-6上温度电压变化测试结果图

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4.4   相关性能对比

本文所提M_DXOR TRNG通过双输出异或门构成环形振荡器熵源，其熵源电路仅仅占用两个LUT来实现。与同期的TRNG比较，本文所提出的TRNG资源开销很小，其ISE Xpower功耗分析为193.31 mW。由于在D触发器采样阶段使用100 MHz工作频率，因此M_DXOR TRNG吞吐量定为100 Mbit/s。此外与之前的TRNG结构文献[21,18]相比，本文提出的TRNG具有更高的吞吐量和更低的硬件资源开销。在实现复杂度上，通过PLL能够产生稳定可靠的不同相位采样时钟设计，在FPGA中很大程度都能够实现。综上所述，本文所提出的TRNG架构由于在面积开销上具有很好的竞争，具有潜力轻量级安全应用的候选者。

5.   结束语

本文介绍了一种全新且轻量级的真随机数发生器(TRNG)架构。本架构利用双输出异或门单元来控制环形振荡器的工作时间，从而降低了电路功耗。同时，通过多相位细粒度采样机制，该架构显著提高了捕获噪声的可能性。所提出的M_DXOR TRNG已在AMD Xilinx Virtex-6和Xilinx Artix-7 FPGA上成功实现，实验结果显示，所提出的M_DXOR TRNG是一种硬件开销低的TRNG，以较高的p值通过NIST SP800-22测试和NIST SP800-90B测试，并通过了AIS-31测试。

未来的工作首先拟从器件可配置出发解决目前所提出的M_DXOR TRNG可靠性通过不佳问题，其次解决对提出的M_DXOR TRNG 进行故障攻击评估。