Cost-Effective TMR Soft Error Tolerance Technique for Commercial Aerospace: Utilization of Approximate Computing
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摘要: 三模冗余(TMR)作为如今集成电路可靠性领域中最为常用且有效的软错误加固技术，在满足高容错要求之时，不可避免地牺牲了庞大的硬件损耗。为实现面积、功耗等硬件性能和容错电路加固能力的折中考虑，适应低成本高可靠性加固的时代需求，针对基于近似计算的三模冗余加固技术(ATMR)进行研究，该文提出一种基于近似门单元(ApxLib)的动态调整多目标优化框架(ApxLib+DAMOO)。首先，其基本优化框架采用非支配排序遗传算法(NSGA-II)实现， 通过极性分析与预创建的近似库对电路实现快速近似。随后，该框架提出动态概率调整和极性扩张两种创新机制，根据可测性分析对遗传算法中门单元的突变概率进行动态更新，对双向门单元进行定向识别和重构，以实现寻优效率和寻优效果的双重优化。实验结果表明，该文提出的优化框架与传统NSGA-II相比，在相同硬件损耗下可实现最大10%～20%的额外软错误率(SER)降低，且其执行时间平均降低18.7%。Abstract: Triple Modular Redundancy (TMR), as the most prevalent and effective technique for soft error mitigation technique, inevitably incurs substantial hardware overhead while meeting high fault-tolerance requirements. To achieve the trade-off between area, power and fault coverage and meet the requirement of low-cost and high-reliability circuit design, Approximate Triple Modular Redundancy (ATMR) is investigated and a Dynamic Adjustment Multi-Objective Optimization Framework based on Approximate Gate Library (ApxLib+DAMOO) is investigated. The basic optimization framework employs Non-dominated Sorting Genetic Algorithm II (NSGA-II), achieving rapidly approximation through parity analysis and the pre-established ApxLib. Subsequently, the framework introduces two novel mechanisms: dynamic probability adjustment and parity expansion. The first mechanism dynamically updates the mutation probability of gates in the genetic algorithm based on testability analysis, while the second mechanism performs recognition and reconstruction for binate gates to achieve dual optimization of efficiency and effectiveness in optimization. Experimental results indicate that the proposed optimization framework achieves an additional Soft Error Rate (SER) reduction of up to 10%～20% compared to traditional NSGA-II with the same hardware overhead, while reducing 18.7% of execution time reduction averagely.
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1. 引言
随着无人机(UAV)技术的发展，微型化和泛在化是其发展趋势，轻小型无人机因其具有良好的机动性能和无伤亡风险等优势已经成为复杂环境下快速响应和近距侦测的有力手段。目前，搭载微型光学、红外传感系统的轻小型无人机已获得广泛的应用，但其容易遭受云、雨、自然光辐射源的影响，因此具有全天时、全天候感知能力的小型微波载荷成为近年来的研究热点，在对地高分辨率成像、侦查、目标探测、环境监测、动目跟踪等方面具有广泛的应用需求[1–4]。小型化SAR通过引入FMCW体制降低了系统复杂度，相对于传统脉冲体制雷达能够降低体积、重量、功耗和成本[5,6]，然而轻小型无人机对微波载荷的体积、重量、功耗等提出更严格的要求，需突破10 g量级的微型SAR系统以满足轻小型无人机的应用需求，现有小型化SAR系统的设计方法局限性逐渐显现。首先，现有小型SAR系统采用分立器件设计，系统集成度不高，使得系统在低功耗、低成本方面优化空间殆尽，体积、重量、功耗无法满足轻小型无人机对微型载荷的要求。传统设计方案中射频器件多采用GaAs, GaN等工艺，数字采用COMS工艺，系统集成度低，且未来在单个芯片内射频与数字一体化集成难以实现，研究采用硅基工艺实现SAR系统单片集成是未来微型载荷发展的重要趋势。其次，现有小型化SAR核心电路的设计方案不适于单芯片集成。以波形产生与发射通道为例，现有方案采用数模转换技术(DAC)或直接频率合成技术(DDS)结合频率变换(或倍频)来实现雷达发射信号(如线性调频信号)的产生[7,8]，一方面DAC会带来系统功耗大的问题，另一方面DAC带宽有限，为满足SAR系统高分辨率的需求，发射通道需采用多次倍频技术实现宽带信号的产生，这会造成发射信号的杂散恶化、新交调信号产生等问题，影响系统的性能指标，同时发射通道链路中的一些低频无源器件器也不利于小型化集成，因此，从系统方案层面上也需要寻求适用于片上集成的微小型化SAR设计方案。此外，大规模分布式、多节点雷达也急需解决雷达单元的微型化和低成本问题[9]，同样提出了对低成本芯片化雷达系统的迫切需求。
本文开展了全新架构的芯片化SAR系统设计，研制了一套K波段芯片化SAR原理验证系统，并通过外场试验对系统的性能指标进行验证，本文结构安排如下：在第2节中，对传统小型化SAR系统设计弊端进行分析，并给出了芯片化微型SAR设计方案，提出了设计难点；第3节对系统设计难点的解决方案进行阐述，第4节给出了研制及试验结果，最后对本文的研究工作进行了总结。
2. 芯片化SAR系统方案及难点
2.1 传统微型SAR方案的弊端
传统的微小型SAR设计方案中包含了DAC(或DDS)、上变频、时钟等单元，方案结构复杂、功耗大，且采用芯片化集成时存在指标严重恶化等风险。例如图1给出了典型的传统小型SAR系统设计方案。
传统设计方案直接进行单片集成存在系统功耗大、性能指标恶化、时钟单元复杂等弊端。系统方案中的高频DAC消耗功率、倍频损耗、混频损耗、滤波损耗等因素都会造成系统功耗较大，这会带来小体积与高热耗的设计难点，热耗散是该方案实现芯片化SAR系统的技术瓶颈之一；其次，混频及倍频方法会产生新的交调信号，该方案的芯片化实现会造成发射信号杂散指标的严重恶化，极大地影响系统的性能指标；同时，系统需产生ADC时钟、DAC时钟、本振时钟等信号，系统时钟单元相对较为复杂，不利于系统芯片化的实现。
2.2 芯片化微型SAR系统方案
为实现微型SAR系统的单片集成，本文提出了全新的设计架构与方案，如图2所示。该微型SAR系统架构由线性调频源、发射通道、接收通道、天线和模数转换器组成。在系统新的设计方案中，线性调频信号基于锁相环技术产生，该技术可直接产生高频宽带线性调频信号，并且利用VCO的低噪声特性与锁相环的窄带滤波特性可实现系统发射信号具有良好的杂散抑制特性和远端低噪声优点。雷达回波信号的接收采用去调频体制，有效地降低了ADC的采样速率，并减小了数字信号处理量。同时，系统时钟也极大程度地简化，只需为锁相环和ADC提供较低频率的参考信号，如采用50 MHz的固定频率晶振，即可满足雷达系统的全相参工作。这些系统设计方法的改进使得该微型SAR系统方案具有结构简单、功耗低等特点，且方案中的线性调频源、发射通道、接收通道和模数转换器均可采用硅基工艺完成芯片化设计与实现，因此采用该方案实现微型SAR系统在硅基上一体化单片集成是可行的。然而，新的技术方案及系统高的集成度也会给微型SAR带来新的技术难题。
2.3 芯片化微型SAR系统设计难点
本文提出的芯片化微型SAR系统方案在实现SAR系统片上集成时存在以下几个技术难点。
首先，SAR系统对发射的线性调频信号有严格的要求，要求发射信号在脉内与脉间都应具有较高的相位稳定性。该方案中采用锁相环(PLL)实现线性调频信号的产生，在单个脉冲内锁相环输出频率变化缓慢，锁相环容易保持在跟踪锁定状态，输出信号相位稳定，可保证单个脉冲内发射信号的相位稳定性[10,11]。然而，在相邻脉冲间转换时信号频率变化较大，锁相环输出信号频率容易脱离环路捕获带，造成锁相环失锁，锁相环发生自由振荡，进而造成脉间相位不满足SAR数据处理对脉间相位稳定性的要求，该方案需解决脉间相位稳定性的设计难题。
其次，隔离度问题一直是FMCW雷达的设计难题，在高集成度、小尺寸电路条件下收发泄露问题尤其严重。以典型的硅基收发通道芯片为例，芯片在有限面积内集成了大量的有源、无源器件，芯片设计虽已采取隔离措施，但发射信号通过空间辐射、硅衬底串扰、电路耦合等途径泄露至接收通道仍然不可避免，在ADS中建模仿真分析该芯片隔离度随收发间距的变化关系，结果如图3所示，结果表明收发间距(电路尺寸)越小泄露越严重，通常受限于芯片面积要求，收发链路主信号间距设计是有限的，该芯片权衡芯片面积及性能后收发间距设计300 μm，收发隔离度仿真结果约40 dB，流片后实测约36 dB，发射至接收泄露较为严重，不能满足系统要求。同时，受载荷体积与系统平台尺寸的约束，收发天线的隔离度也是有限的，系统直达波也较为严重。系统低的收发隔离会导致系统作用距离、目标检测概率等性能指标严重下降，因此芯片化SAR系统必须解决系统的高隔离度设计的难题。
3. 关键技术解决方案
3.1 高脉间相位稳定性设计
微型SAR系统的相位稳定性主要受线性调频源、ADC、接收本振、参考时钟的影响。ADC、接收本振、参考时钟的相位稳定性与传统的雷达相同，高脉间相位稳定性设计的核心是解决参考时钟与PLL输出信号之间的稳定性。为此，首先对锁相环线性调频工作模式下的数学模型进行分析。
锁相环采用有源积分环路滤波器，锁定状态时锁相环参考时钟与输出信号的误差传输函数可表示为
He(s)=s2s2+2sξωn+ω2n (1) 其中，
ωn=√K0KdNτ1 ,ξ=ωn2τ2 ,ωn 为自然频率，ξ 为阻尼因子，τ1 ,τ2 为有源滤波器的时间常数。K0 为锁相环VCO调谐增益，Kd 为鉴相增益，N 为锁相环倍数。线性调频信号相位变化与时间的关系如式(2)，其中
Δω 为角速度变化率。θ(t)=Δω⋅t2/2 (2) 对式(2)求拉普拉斯变换可得，
Θ(s)=Δω/s3 ，锁相环在线性调频模式下的相位误差由式(3)给出。Θe(s)=He(s)Θ(s)=s2s2+2sξωn+ω2nΔωs3 (3) 通过对式(3)拉普拉斯反变换可获得相位误差随时间的变换关系，可知相位误差大小受
τ1 ,τ2 ,Δω 影响，通过优化环路参数，并通过仿真优化锁相环频率误差，结果如图4所示，确保环路始终工作在跟踪状态时具有较小的相位误差，最终实现系统相位稳定性优于10°(10 min内)，如图5所示。高脉间相位稳定性设计建立了锁相环线性调频模式下数学模型，通过锁相环仿真与实测，对环路参数进行迭代优化，实现锁相环路在线性调频信号产生的整个过程中工作于跟踪锁定状态，实现输出信号与参考时钟的精确动态跟踪，保证输出信号与参考时钟具有良好的相参性及相位稳定性。
3.2 高隔离度设计
本文通过设计新型的自适应对消方法实现了系统高隔离度的设计，满足了芯片化验证系统对隔离度的要求，也为未来微型SAR系统在单片集成中提高泄露信号的抑制度奠定技术基础。该微型SAR电路中，因发射至接收的泄露(收发天线泄露、收发前端电路泄露)严重，经测试可得系统自身隔离度约45 dB，泄露的发射信号及噪声已对接收系统性能造成影响，收发隔离度不满足系统要求，为提高隔离度系统设计采用了基于数字锁相环的射频自适应对消方法。通过研究数字锁相环的高精度相位控制与实现，采用数字锁相环、高精度数控衰减器分别实现对对消信号相位与幅度的精确控制，并建立自适应对消策略、算法及流程，射频对消方案如图6所示，在系统自身隔离度45 dB的基础上，通过射频自适应对消方法进一步提高系统的隔离度至约70 dB，隔离度实测结果如图7所示。SAR系统发射功率20 dBm，经过70 dB隔离后，发射信号泄露功率–50 dBm小于前端饱和功率–30 dBm，不会造成系统饱和，满足系统对隔离度的要求。此外，对消电路具有低功耗、结构简单等优势，有利于在硅基上单片集成。
4. 研制结果
4.1 系统主要指标设计
表1给出了该微型SAR系统设计的主要性能指标。系统带宽不小于2 GHz，具有7.5 cm的理论斜距分辨率，脉宽可控，可适应不同的工作距离。工作模式为正侧视条带SAR系统的噪声等效散射系数(NESZ)可表示为
表 1 系统主要性能指标参数名称 指标 工作频率 K 波段 带宽 ≥2 GHz 脉冲宽度 100 μs(可调) 分辨率 7.5 cm 作用距离 2～1000 m \vspace5ptNESZ=2⋅(4×π)3⋅r3⋅Va⋅k⋅Tλ3⋅Gt⋅Gr⋅Pav⋅ρrks (4) 其中，NESZ为噪声等效散射系数，r为作用距离，
Va 为平台运动速度，k 为玻尔兹曼常数，T 为接收机等效噪声温度，λ 为雷达工作波长，Gr 和Gt 分别为天线的收发增益，Pav 为雷达发射平均功率，ρr 为系统距离分辨率，ks 为系统损耗等加权。依据式(4)对SAR系统的NESZ进行了仿真分析，仿真结果如图8所示。该SAR系统在作用距离1000 m的条件下，NESZ最大优于–26 dB，系统具备高信噪比成像的基本条件。
4.2 原理样机及性能优势
微型SAR系统采用微波多层电路板将天线、射频、数字进行一体化集成。顶层电路板集成了天线与微波电路，天线采用微带阵列天线，该类型天线具有重量轻和易集成的优点。高频微波电路采用高集成度的硅基芯片实现，电路设计于天线的背面，芯片与天线之间采用垂直互连技术实现低损耗连接。底层电路板集成了中频通道、数字、电源管理、晶振等。
样机研制结果表明，该微型SAR系统理论斜距分辨率优于7.5 cm，系统重量约150 g，在同类型SAR中处于领先水平[12]，表2给出了国内外典型微小型SAR系统的成像分辨率及重量情况。
表 2 典型微小型SAR系统核心指标对比其次，该微型SAR系统在尺寸、重量和功耗方面取得了显著的进步，如表3所示。射频系统功耗约为1.5 W，系统的体积为80 mm×80 mm×10 mm，微型SAR系统的重量小于150 g。与现有的微小型SAR相比，该系统在体积、重量和功耗方面优势明显，且具有较高的成像分辨率。
表 3 微型SAR原理样机体积、重量和功耗指标参数名称 指标 体积 80 mm×80 mm×10 mm 重量 150 g 射频系统功耗 <1.5 W 4.3 成像试验结果
本文基于该高分辨率芯片化微型SAR系统开展了外场成像试验，对系统功能和性能指标进行了验证。
成像试验中该微型SAR工作在正侧视条带模式，同时获取了原始回波数据、IMU数据和GPS数据，通过距离多普勒算法(RDA)对实验数据进行处理，获得了高分辨率的微型SAR图像，图9(a)给出了成像试验数据处理的SAR图像，在成像试验的目标区域放置角反射器，角反射器成像的距离向切面如图9(b)所示，角反射器点目标脉冲距离向3 dB波束宽度约0.08 m，峰值旁瓣比–26.2 dB(系数2.5凯塞窗)。试验结果表明，图像聚焦效果良好，地物细节清晰可见，成像分辨率约0.08 m，符合设计目标。然而，图像信噪比相对较差，主要原因是发射信号的噪声比传统雷达的较差，这与锁相环工作在动态跟踪锁定状态密切相关，系统噪声性能的改善以及锁相环的噪声杀除技术是未来的重点研究内容之一。
5. 结论
本文提出了芯片化全相参微型SAR系统设计方案，解决了系统高脉间相位稳定性、高隔离度等设计难点，面向硅基集成开展系统设计及电路优化，基于全硅基芯片对微型SAR系统进行可行性验证，研制了体积80 mm×80 mm×10 mm、重量小于0.150 kg、射频系统功耗小于1.5 W的芯片化微型SAR原理验证系统，并通过外场成像试验对系统功能和性能指标进行验证，成像数据处理结果表明，系统成像分辨率优于7.5 cm，聚焦效果良好。该芯片化微型SAR在体积、重量、功耗和成本等方面具有明显的优势，且该方案具有单片集成的可行性，可为未来全硅基集成微型SAR系统的研究提供有力的技术支撑。
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表 1 可测性分析与突变概率转换表
近似选项 可控性 可观察性 可测性 突变概率 g1_under_apx 0.2500 0.25 0.0625 0.461 g2_under_apx 0.3750 0.50 0.1875 0.155 g1_over_apx 0.7500 0.25 0.1875 0.155 g2_over_apx 0.6250 0.50 0.3125 0.093 g3_under_apx 0.3125 1.00 0.3125 0.093 g3_over_apx 0.6875 1.00 0.6875 0.043 
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表 3 基准电路信息
基准电路 #输入数量 #输出数量 #门单元数量 c432 36 7 160 c499 41 32 202 c880 60 26 383 c1355 41 32 546
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表 4 基准电路加固结果比较(%)
电路 DA-MOO NSGA-II TMR 面积(+) 功耗(+) 软错误率(–) 面积(+) 功耗(+) 软错误率(–) 面积(+) 功耗(+) 软错误率(–) c432 128.2 138.0 71.9 130.4 138.4 73.7 220.8 237.5 100 c499 158.3 159.3 78.3 153.8 164.2 75.7 231.7 221.1 100 c880 141.8 153.7 70.3 163.4 169.8 71.8 226.0 243.0 100 c1355 131.8 114.4 73.6 133.6 117.1 72.3 231.7 220.0 100 均值 140.0 141.4 73.5 145.3 147.4 73.4 227.6 230.4 100
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表 5 c880应用DA-MOO的最终加固方案(%)
ATMR电路 额外面积
损耗额外功耗
损耗软错误率 非保护
输出占比未加固电路 0 0 100.0 100.0 ATMR1 46.9 37.4 53.6 52.1 ATMR2 83.3 90.6 36.9 34.6 ATMR3 125.9 125.6 32.6 15.8 ATMR4 152.4 167.6 26.2 13.9 ATMR5 179.5 179.1 17.1 11.8 ATMR6 190.0 195.7 10.5 7.3 ATMR7 201.9 214.1 6.4 4.9 ATMR8 211.5 229.6 2.5 2.3 TMR 226.0 243.0 0 0
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