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一种适用于Chiplet测试的通用测试访问端口控制器电路设计

蔡志匡 周国鹏 宋健 王子轩 郭宇锋

蔡志匡, 周国鹏, 宋健, 王子轩, 郭宇锋. 一种适用于Chiplet测试的通用测试访问端口控制器电路设计[J]. 电子与信息学报, 2023, 45(5): 1593-1601. doi: 10.11999/JEIT220854
引用本文: 蔡志匡, 周国鹏, 宋健, 王子轩, 郭宇锋. 一种适用于Chiplet测试的通用测试访问端口控制器电路设计[J]. 电子与信息学报, 2023, 45(5): 1593-1601. doi: 10.11999/JEIT220854
CAI Zhikuang, ZHOU Guopeng, SONG Jian, WANG Zixuan, GUO Yufeng. A Universal Test Access Port Controller Circuit Design for Chiplet Testing[J]. Journal of Electronics & Information Technology, 2023, 45(5): 1593-1601. doi: 10.11999/JEIT220854
Citation: CAI Zhikuang, ZHOU Guopeng, SONG Jian, WANG Zixuan, GUO Yufeng. A Universal Test Access Port Controller Circuit Design for Chiplet Testing[J]. Journal of Electronics & Information Technology, 2023, 45(5): 1593-1601. doi: 10.11999/JEIT220854

一种适用于Chiplet测试的通用测试访问端口控制器电路设计

doi: 10.11999/JEIT220854
基金项目: 国家自然科学基金(61974073)
详细信息
    作者简介:

    蔡志匡:男,博士,教授,研究方向为低功耗集成电路设计与测试

    周国鹏:男,硕士生,研究方向为集成电路的可测试性设计

    宋健:男,硕士生,研究方向为集成电路的可测试性设计

    王子轩:男,博士,副教授,研究方向为数模混合集成电路设计、超低功耗及低电压技术

    郭宇锋:男,博士,教授,研究方向为新型微电子器件技术和集成电路设计技术

    通讯作者:

    王子轩 wangzixuan@njupt.edu.cn

  • 中图分类号: TN402

A Universal Test Access Port Controller Circuit Design for Chiplet Testing

Funds: The National Natural Science Foundation of China (61974073)
  • 摘要: 在后摩尔时代里,Chiplet是当前最火热的异构芯片集成技术,具有复杂的多芯粒堆叠结构等特点。为了解决Chiplet在不同堆叠结构中的芯粒绑定后测试问题,基于IEEE 1838标准协议,该文提出一种适用于Chiplet测试的通用测试访问端口控制器(UTAPC)电路。该电路在传统测试访问端口(TAP)控制器的基础上设计了Chiplet专用有限状态机(CDFSM),增加了Chiplet测试路径配置寄存器和Chiplet测试接口电路。在CDFSM产生的配置寄存器控制信号作用下,通过Chiplet测试路径配置寄存器输出的配置信号来控制Chiplet测试接口电路以设置Chiplet的有效测试路径,实现跨层访问芯粒。仿真结果表明,所提UTAPC电路适用于任意堆叠结构的Chiplet的可测试性设计,可以有效地选择芯粒的测试,还节省了测试端口和测试时间资源并提升了测试效率。
  • 图  1  多塔结构Chiplet的示例图

    图  2  UTAPC电路的结构框图

    图  3  CDFSM的状态图

    图  4  Chiplet测试路径配置寄存器的结构图

    图  5  测试接口电路的结构图

    图  6  包含无源中介层的3D Chiplet的测试电路结构图

    图  7  包含无源中介层的3D Chiplet的MBIST仿真波形图

    图  8  包含有源中介层的2.5D Chiplet的测试电路结构图

    图  9  包含有源中介层的2.5D Chiplet的MBIST仿真波形图

    表  1  基于UTAPC与根据IEEE 1838标准协议设计的两种测试方案进行测试的时间对比(ns)

    测试方案测试目标配置有效测试
    路径阶段的
    测试时间
    测试芯粒阶段的测试时间总测试时间
    根据IEEE 1838标准协议[11]设计包含无源中介层的3D Chiplet里的芯粒231002400027100
    包含有源中介层的2.5D Chiplet里的芯粒0、芯粒1和芯粒224002580028200
    基于UTAPC电路设计包含无源中介层的3D Chiplet里的芯粒224002280025200
    包含有源中介层的2.5D Chiplet里的芯粒0、芯粒1和芯粒217002520026900
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出版历程
  • 收稿日期:  2022-06-27
  • 修回日期:  2022-07-26
  • 网络出版日期:  2022-07-29
  • 刊出日期:  2023-05-10

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