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一种投票式并行RANSAC算法及其FPGA实现

江洁 凌思睿

江洁, 凌思睿. 一种投票式并行RANSAC算法及其FPGA实现[J]. 电子与信息学报, 2014, 36(5): 1145-1150. doi: 10.3724/SP.J.1146.2013.00962
引用本文: 江洁, 凌思睿. 一种投票式并行RANSAC算法及其FPGA实现[J]. 电子与信息学报, 2014, 36(5): 1145-1150. doi: 10.3724/SP.J.1146.2013.00962
Jiang Jie, Ling Si-Rui. Parallel Voting RANSAC and Its Implementation on FPGA[J]. Journal of Electronics & Information Technology, 2014, 36(5): 1145-1150. doi: 10.3724/SP.J.1146.2013.00962
Citation: Jiang Jie, Ling Si-Rui. Parallel Voting RANSAC and Its Implementation on FPGA[J]. Journal of Electronics & Information Technology, 2014, 36(5): 1145-1150. doi: 10.3724/SP.J.1146.2013.00962

一种投票式并行RANSAC算法及其FPGA实现

doi: 10.3724/SP.J.1146.2013.00962
基金项目: 

国家自然科学基金(61222304)和高等学校博士学科点专项科研基金(20121102110032)资助课题

Parallel Voting RANSAC and Its Implementation on FPGA

  • 摘要: 随机抽样一致(RANdom SAmple Consensus, RANSAC)算法在数据量大,局外点比例高,模型复杂等情况下运算速度明显下降。该文提出一种投票式并行RANSAC算法,在把假设阶段并行化,同时生成多个模型的基础上,提出多个模型并行对同一个数据点投票,直接判断其是否属于局内点的方法,省去了传统方法中根据最佳模型重新筛选数据点的步骤。在以FPGA为代表的并行平台上,该算法可以充分利用其硬件资源和并行处理特性,实现深度流水线的并行运算。实验结果表明该算法不仅拥有更好的鲁棒性,其性能和数据吞吐量还获得了大幅提升。
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出版历程
  • 收稿日期:  2013-07-04
  • 修回日期:  2013-11-08
  • 刊出日期:  2014-05-19

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