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单光子探测盖革雪崩焦平面用低抖动多相位时钟电路设计

刘煦 李云铎 叶联华 黄张成 马英杰 黄松垒 方家熊

刘煦, 李云铎, 叶联华, 黄张成, 马英杰, 黄松垒, 方家熊. 单光子探测盖革雪崩焦平面用低抖动多相位时钟电路设计[J]. 电子与信息学报, 2021, 43(6): 1565-1573. doi: 10.11999/JEIT210060
引用本文: 刘煦, 李云铎, 叶联华, 黄张成, 马英杰, 黄松垒, 方家熊. 单光子探测盖革雪崩焦平面用低抖动多相位时钟电路设计[J]. 电子与信息学报, 2021, 43(6): 1565-1573. doi: 10.11999/JEIT210060
Xu LIU, Yunduo LI, Lianhua YE, Zhangcheng HUANG, Yingjie MA, Songlei HUANG, Jiaxiong FANG. Design of Low-jitter, Multi-phase Clock Generation Circuit for Geiger-mode Avalanche Focal Plane Array Applications[J]. Journal of Electronics & Information Technology, 2021, 43(6): 1565-1573. doi: 10.11999/JEIT210060
Citation: Xu LIU, Yunduo LI, Lianhua YE, Zhangcheng HUANG, Yingjie MA, Songlei HUANG, Jiaxiong FANG. Design of Low-jitter, Multi-phase Clock Generation Circuit for Geiger-mode Avalanche Focal Plane Array Applications[J]. Journal of Electronics & Information Technology, 2021, 43(6): 1565-1573. doi: 10.11999/JEIT210060

单光子探测盖革雪崩焦平面用低抖动多相位时钟电路设计

doi: 10.11999/JEIT210060
基金项目: 国家自然科学基金(62075229, 61675225)
详细信息
    作者简介:

    刘煦:男,1994年生,博士生,研究方向为光电传感器读出电路设计

    李云铎:男,1995年生,硕士生,研究方向为光电传感器读出电路设计

    叶联华:男,1995年生,硕士生,研究方向为光电传感器读出电路设计

    黄张成:男,1985年生,副研究员,研究方向为光电传感器读出电路设计

    马英杰:男,1988年生,副研究员,研究方向为半导体光电器件

    黄松垒:男,1984年生,副研究员,研究方向为光电传感器读出电路设计

    方家熊:男,1939年生,研究员,研究方向为半导体光电器件、光电传感器读出电路设计

    通讯作者:

    黄松垒 huangsl@mail.sitp.ac.cn

  • 中图分类号: TN402; TP212

Design of Low-jitter, Multi-phase Clock Generation Circuit for Geiger-mode Avalanche Focal Plane Array Applications

Funds: The National Natural Science Foundation of China(62075229, 61675225)
  • 摘要: 针对单光子探测盖革雪崩焦平面读出电路应用,基于全局共享延迟锁相环和2维H型时钟树网络,该文设计一款低抖动多相位时钟电路。延迟锁相环采用8相位压控延迟链、双边沿触发型鉴相器和启动-复位模块,引入差分电荷泵结构,减小充放电流失配,降低时钟抖动。采用H时钟树结构,减小大规模电路芯片传输路径不对称引起的相位差异,确保多路分相时钟等延迟到达像素单元。采用0.18 µm CMOS工艺流片,测试结果表明,延迟锁相环锁定频率范围150~400 MHz。锁定范围内,相位噪声低于–127 dBc/Hz@1 MHz,时钟RMS抖动低于2.5 ps,静态相位误差低于65 ps。
  • 图  1  时钟电路结构

    图  2  延迟锁相环小信号噪声模型

    图  3  具有防失锁功能的启动-复位电路

    图  4  双边沿触发型鉴相器

    图  5  带复位-启动功能鉴相器时序图

    图  6  差动型电荷泵

    图  7  多级差分压控延迟链

    图  8  延迟时间-控制电压关系曲线

    图  9  4×4规模H型时钟树结构

    图  10  64×64时钟网络布局

    图  11  芯片键压管壳测试电路板

    图  12  叶节点选取位置示意图

    图  13  DLL锁定范围内不同频率点测试功耗

    图  14  相位噪声/抖动、静态相位误差测试结果

    表  1  DLL各模块噪声特性

    噪声模块传递函数噪声特性
    输入参考时钟$\scriptsize{\varphi _{{\rm{n ,out}}}^2 = \varphi _{{\rm{n ,in}}}^2}$全通
    鉴相器+电荷泵$\scriptsize{\varphi _{{\rm{n ,out}}}^2 = {\left| {\dfrac{{{H_{\rm{O}}}(s)}}{{1 + {H_{\rm{O}}}(s)}}} \right|^2}\varphi _{{\rm{n,PD + CP}}}^2}$低通,带内平坦,带外衰减
    环路滤波器$\scriptsize{\varphi _{{\rm{n ,out}}}^2 = {\left| {\dfrac{{{K_{{\rm{VCDL}}}}}}{{1 + {H_{\rm{O}}}(s)}}} \right|^2}\varphi _{{\rm{n,LPF}}}^2}$高通,带内衰减,带外平坦
    压控延迟链$\scriptsize{\varphi _{{\rm{n ,out}}}^2 = {\left| {\dfrac{1}{{1 + {H_{\rm{O}}}(s)}}} \right|^2}\varphi _{{\rm{n,VCDL}}}^2}$高通,带内衰减,带外平坦
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    表  2  64×64规模时钟网络后仿真延迟时间(ns)

    叶节点编号tt cornerss cornerff cornersnfp cornerfnsp corner
    叶节点11.2661.5241.0171.2341.239
    叶节点21.2681.5271.0191.2321.237
    叶节点31.2641.5261.0161.2361.241
    叶节点41.2631.5231.0171.2351.240
    叶节点51.2651.5261.0151.2321.238
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    表  3  64×64规模时钟网络功耗

    工艺角功耗(mW)
    tt147.6
    ss143.4
    ff153.0
    snfp147.6
    fnsp147.6
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    表  4  测试与后仿真总结

    性能参数测试/后仿真结果
    工艺(μm)0.18
    电源电压(V)1.8
    DLL锁定范围(MHz)150~400
    DLL功耗(mW)8.2~30.9
    锁定范围内RMS Jitter(ps)1.8~2.4
    锁定范围内相位噪声(dBc/Hz)@1 MHz–127.8~–132.1
    锁定范围内静态相位误差(ps)47~65
    时钟树各节点后仿真延迟(ps)1247~1253
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出版历程
  • 收稿日期:  2021-01-18
  • 修回日期:  2021-04-19
  • 网络出版日期:  2021-04-30
  • 刊出日期:  2021-06-18

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