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用于14位210 MS/s电荷域ADC的采样保持前端电路

陈珍海 魏敬和 钱宏文 于宗光 苏小波 薛颜 张鸿

陈珍海, 魏敬和, 钱宏文, 于宗光, 苏小波, 薛颜, 张鸿. 用于14位210 MS/s电荷域ADC的采样保持前端电路[J]. 电子与信息学报, 2019, 41(3): 732-738. doi: 10.11999/JEIT180337
引用本文: 陈珍海, 魏敬和, 钱宏文, 于宗光, 苏小波, 薛颜, 张鸿. 用于14位210 MS/s电荷域ADC的采样保持前端电路[J]. 电子与信息学报, 2019, 41(3): 732-738. doi: 10.11999/JEIT180337
Zhenhai CHEN, Jinghe WEI, Hongwen QIAN, Zongguang YU, Xiaobo SU, Yan XUE, Hong ZHANG. Sample and Hold Front-end Circuit for 14-bit 210 MS/s Charge-domain ADC[J]. Journal of Electronics & Information Technology, 2019, 41(3): 732-738. doi: 10.11999/JEIT180337
Citation: Zhenhai CHEN, Jinghe WEI, Hongwen QIAN, Zongguang YU, Xiaobo SU, Yan XUE, Hong ZHANG. Sample and Hold Front-end Circuit for 14-bit 210 MS/s Charge-domain ADC[J]. Journal of Electronics & Information Technology, 2019, 41(3): 732-738. doi: 10.11999/JEIT180337

用于14位210 MS/s电荷域ADC的采样保持前端电路

doi: 10.11999/JEIT180337
基金项目: 国家自然科学基金(61704161)
详细信息
    作者简介:

    陈珍海:男,1982年生,高级工程师,主要研究方向为高性能A/D及D/A转换器设计

    魏敬和:男,1970年生,教授级高级工程师,主要研究方向为SoC和高性能数模混合集成电路设计

    钱宏文:男,1975年生,教授级高级工程师,主要研究方向为高性能数模混合集成电路设计和应用

    于宗光:男,1964年生,教授,博士生导师,主要研究方向为高性能数模混合集成电路设计、射频电路设计、集成电路可靠性设计

    苏小波:男,1984年生,博士生,研究方向为高性能数模混合电路设计

    薛颜:男,1983年生,博士生,研究方向为高性能数模混合电路设计

    张鸿:男,1978年生,副教授,博士生导师,主要研究方向为高速高精度模数转换器、射频收发机模拟前端电路和植入式医疗芯片设计

    通讯作者:

    魏敬和 pume1975_cnjs@sina.com

  • 中图分类号: TN432

Sample and Hold Front-end Circuit for 14-bit 210 MS/s Charge-domain ADC

Funds: The National Natural Science Foundation of China (61704161)
  • 摘要:

    该文提出一种用于电荷域流水线模数转换器(ADC)的高精度输入共模电平不敏感采样保持前端电路。该采样保持电路可对电荷域流水线ADC中由输入共模电平误差引起的共模电荷误差进行补偿。所提出的高精度输入共模电平不敏感采样保持电路被运用于一款14位210 MS/s电荷域ADC中,并在1P6M 0.18 μm CMOS工艺下实现。测试结果显示,该14位ADC电路在210 MS/s条件下对于30.1 MHz单音正弦输入信号得到的无杂散动态范围为85.4 dBc,信噪比为71.5 dBFS,而ADC内核功耗仅为205 mW,面积为3.2 mm2

  • 图  1  现有电荷域S&H电路结构

    图  2  新型电荷域S&H电路结构

    图  3  Replica控制BCT电路

    图  4  缓冲运放电路结构

    图  5  采样保持电路仿真波形

    图  6  14位210 MS/s电荷域ADC框图

    图  7  ADC芯片照片及实测曲线

    表  1  ADC性能对比

    技术指标精度
    (bit)
    采样
    (MS/s)
    SNR
    (dB)
    SFDR
    (dB)
    电源电压
    (V)
    工艺
    (nm)
    内核功耗
    (mW)
    内核面积
    (mm2)
    FOM(pJ/step)
    功耗/(${{2}^{{\rm{ENOB}}}} \cdot {\rm{f}}$clk)
    文献[4]1450064.892.71.8/3.31805502.5**0.71
    文献[5]14100069.086.01.2/2.56512005.00.55
    文献[15]1420068.588.51.818046022.5*1.07
    文献[16]1425068.594.71.81803003.60.57
    本文1421071.585.41.81802053.20.39
    注:*该ADC为时间交织结构;**该ADC采用SiGe BiCMOS工艺
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出版历程
  • 收稿日期:  2018-04-21
  • 修回日期:  2018-11-22
  • 网络出版日期:  2018-12-05
  • 刊出日期:  2019-03-01

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