
Citation: | CAI Zhikuang, ZHOU Guopeng, SONG Jian, WANG Zixuan, GUO Yufeng. A Universal Test Access Port Controller Circuit Design for Chiplet Testing[J]. Journal of Electronics & Information Technology, 2023, 45(5): 1593-1601. doi: 10.11999/JEIT220854 |
随着摩尔定律的放缓和半导体先进制程工艺成本的增加,仅通过研发更小的工艺节点来提升芯片性能的方法已不能充分满足当下的时代需求,业界正在寻找先进的芯片设计和封装技术予以替代,而当前火热的Chiplet技术能够有效地延续摩尔定律和促进集成电路行业的创新[1]。该技术旨在将传统的系统级芯片分解为多个模块化子组件,即芯粒,然后选择最适合的芯片工艺节点进行制造,最后利用硅通孔(Through Silicon Via, TSV)和中介层(Interposer)等物理结构将所有芯粒组装成一个系统级的异构集成芯片[2,3]。
测试是芯片生产过程中不可或缺的步骤,由于Chiplet技术的高集成度特点,传统的2D集成电路测试方案已不能适用在Chiplet上[4]。在Chiplet的堆叠制造过程中,芯粒减薄、对准、绑定等操作都有可能产生缺陷和故障,一旦单个芯粒出现问题,就会影响整体电路的性能,所以为了减少良率损失和降低制造成本,每个芯粒在所有3D制造级别需进行全面测试[5]。在Chiplet的绑定后测试阶段,由于引脚均处于底层且测试引脚数量受到限制,访问非底层芯粒的测试数据只能从底层的外部测试端口输入,再经过TSV传输到待测芯粒层,最后从外部测试端口输出。在此过程中,不仅需要保证TSV的可靠性和传输测试数据的灵活性,还需要考虑减小测试时间和面积等成本开销[6,7]。
近年来,针对Chiplet中堆叠芯粒的测试结构互操作性低和跨层测试访问难等问题,许多研究人员提出了特定的测试解决方案,Fkih等人[8]提出了一种使用自动芯粒检测器的3D可测试性设计(Design For Test, DFT)结构,能够检测Chiplet里上、下芯粒的存在,完成自动配置有效测试路径。Durupt等人[9]提出了一种基于IEEE 1687标准协议的2.5D可测试性设计(Design For Test, DFT)结构,通过可配置测试访问端口(Test Access Port, TAP)控制器链能够测试堆叠在有源中介层上的芯粒。Marinissen等人[10]设计了一个名为“Vesuvius-3D”的Chiplet芯片,用于演示他们所提出的3D DFT结构和相关的EDA流程使用效果。2020年3D测试工作组发布了IEEE 1838标准协议[11],目标是为3D系统级芯片的测试提供参考通用解决方案。以上所述的测试方案都是根据Chiplet的具体情况进行特定的可测性设计,缺乏灵活性和通用性。除此之外,在Chiplet有效测试路径的配置过程中,自动芯粒检测器虽不需测试前的配置步骤,但在某些情况下测试芯粒所花费的时间会更长,而其余的测试结构都是通过添加新指令和访问对应数据寄存器的方式来配置有效测试路径,即是IEEE 1838标准协议所采用的方案。
本文在现有的测试方案和IEEE 1838标准协议基础上进行改进设计,提出了一种通用TAP控制器(Universal TAP Controller, UTAPC)电路,可集成到任意堆叠形式下Chiplet的DFT结构中,还能更快地准确配置有效测试路径。以两个具有不同堆叠结构的Chiplet电路为实验模型,通过仿真实验电路模型中芯粒的绑定后测试来验证本文所提出电路的可行性和有效性,并统计测试时间开销。
目前集成电路互联、组装和封装技术的创新导致出现了具有多种堆叠结构的Chiplet,包括2.5D Chiplet, 3D Chiplet和多塔Chiplet等等。2.5D Chiplet是在水平方向上将多个芯粒并排地放置在一个中介层上并进行互联。3D Chiplet是在垂直方向上将多个芯粒放置在彼此的顶部并进行互联。多塔Chiplet则是2.5D Chiplet和3D Chiplet的组合,由多个Chiplet并排地放置在中介层上[12]。另外,还可以根据中介层的类型,将Chiplet分为包含无源中介层和包含有源中介层的Chiplet,无源中介层里仅有TSV和金属互连线等无源器件,而有源中介层里还存在能实现特定功能的有源器件。包含有源中介层的Chiplet的兼容性和适用性更强,但成本也更高,因此目前仅出现了包含有源中介层的2.5D Chiplet产品[13]。图1为一种多塔Chiplet的示例图。
本文提出的UTAPC电路是在传统TAP控制器上进行增添,设计了Chiplet专用有限状态机(Chiplet Dedicated Finite State Machine, CDFSM),并根据IEEE 1838标准协议增加了Chiplet测试路径配置寄存器和Chiplet测试接口电路。图2是UTAPC电路的结构框图,其中阴影部分是对传统TAP控制器进行重新设计或新增的电路。
为了节省Chiplet在芯粒绑定后测试里配置有效测试路径的时间,把原始的16 bit有限状态机(Finite State Machine, FSM)扩展到23 bit,使CDFSM能够生成配置寄存器的专有使能信号,实现对配置寄存器直接进行捕获、移位和更新操作。图2中CDFSM的状态图如图3所示,CDFSM保持了原有的数据寄存器分支和指令寄存器分支不变,添加了图3右侧阴影部分中的配置寄存器分支。
FSM是通过在测试时钟(Test ClocK, TCK)信号的上升沿读取测试模式选择(Test Mode Select, TMS)信号的值进行状态跳变。若要设置测试数据寄存器(Test Data Register, TDR)中的数值,传统的FSM首先进入指令寄存器分支,完成对指令寄存器的赋值,然后进入数据寄存器分支,访问根据指令值选定的TDR,再完成对它的赋值,最后输出所需的测试控制信号[14]。若要设置配置寄存器中的数值,本文提出的CDFSM可直接进入配置寄存器分支,即测试数据输入(Test Data Input, TDI)端口与测试数据输出(Test Data Output, TDO)端口之间的有效扫描链上只有Chiplet测试路径配置寄存器,配置寄存器的时钟信号clock_cr与TCK同步。在进入Capture-CR, Shift-CR或Update-CR状态后,在clock_cr信号的下降沿CDFSM分别产生配置寄存器的捕获使能信号capture_cr、移位使能信号shift_cr或更新使能信号update_cr。通过这些使能信号可直接对Chiplet测试路径配置寄存器输出的配置信号进行赋值。
为了能够有效准确地配置Chiplet中各个芯粒的有效测试路径,设计了如图2的Chiplet测试路径配置寄存器。图4为Chiplet测试路径配置寄存器的结构图,由1个反相器、1个或门以及4个具有捕获、移位和更新功能的自监控TDR单元组成[15]。
Chiplet测试路径配置寄存器中的TDR单元有保持配置寄存器单元、选择配置寄存器单元、停驻配置寄存器单元和跳出配置寄存器单元,它们中的更新寄存器分别产生Keep, Sel_n, Park和Jump配置信号。
Keep信号是为了使Chiplet测试路径配置寄存器成为一个数据持久的寄存器,当Chiplet测试路径配置寄存器不在本层芯粒的TDI与TDO之间的有效扫描链上时,有保持配置信号输出值不变的能力。Sel_n信号是为了选择是否对下一个芯粒进行测试访问,即是Chiplet有效测试路径的控制信号,决定是否将下一个芯粒的测试结构放入到有效测试路径中。Park信号是为了能设置下一个待测芯粒的CDFSM的停驻状态,当下一个芯粒还未被选择加入到有效测试路径中时,可使用Park配置信号提前设置其CDFSM停驻在复位状态或测试状态,若在选择测试访问下一个芯粒后,能够使下一个芯粒的CDFSM状态与当层芯粒的CDFSM状态保持同步。Jump信号是为了能够进一步节省测试时间和便于后期调试芯粒,当一个芯粒在有效测试路径中但接下来不进行测试时,可使用Jump信号将有效测试路径中的测试数据跳过上述芯粒的测试结构,并且该芯粒所有的测试输出保持不变。
由于存在外部测试端口数量的限制条件,在Chiplet底层仅预留了一组联合测试工作组(Joint Test Action Group, JTAG)端口,且为了满足Chiplet中当层组件的测试端口到下一层组件的测试端口的可控制性,所以设计了Chiplet测试接口电路。图5是Chiplet测试接口电路的结构图,该电路包含3个数据选择器、1个反相器、1个锁存器和1个触发器,并使UTAPC新增了5个端口(tdi_n, tdo_n, tms_n, tck_n和trst_n),与下一层组件的JTAG端口对应相连。
由图5可知,当Jump=0时,tdi_n连接的是指令寄存器、数据寄存器和配置寄存器经过选择后的输出信号tdo_mux,相反当Jump=1时,tdi_n与tdi形成通路,即下次输入的测试数据将跳过当层组件的测试结构。在Chiplet的生产和绑定过程中,各组件之间的实际位置可能存在较大的物理分离,所以一些测试路径是通过长线路相连的,但这样可能会导致接收到错乱的移位数据,为消除时序问题,在tdi_n输出前加入一个负边沿触发的时序调整寄存器[11]。当Sel_n=1时,tms_n与tms形成通路,下一层芯粒的测试结构被加入到有效测试路径中,同时当层芯粒的测试输出端口tdo选择来自下一层芯粒的测试输出端口tdo_n的数据,并经过一个用于时序调整的低电平敏感的锁存器。当Sel_n=0且Park=1时,使下一个芯粒的CDFSM保持在Test-Logic-Reset状态,而当Sel_n=0且Park=0时,使下一个芯粒的CDFSM置于Run-Test/Idle状态,即待测试状态。tck_n和trst_n信号分别与tck和trst直接相连。
本文使用Verilog HDL语言对所提出的UTAPC电路进行设计描述,把3个均包含数字模块和存储器模块的电路作为待绑定的芯粒,并针对芯粒中的存储器故障插入基于业界已成熟使用的(SMarchCHKBvcd)算法设计的存储器内建自测试(Memory Build-In-Self-Test, MBIST)电路和包括UTAPC的其余DFT电路,接着将所有电路例化到设计顶层上,即模拟对所有芯粒和中介层进行绑定的封装操作,连接成包含无源中介层的3D Chiplet和包含有源中介层的2.5D Chiplet的实验电路模型,再按照测试流程编写Testbench和利用编译型Verilog模拟器(Verilog Compile Simulator, VCS)工具仿真两个实验电路模型中的MBIST功能,最后通过Verdi工具在其所显示的波形图里统计各测试流程阶段的测试时间,与根据IEEE 1838标准协议设计的测试方案进行比较和分析。
本节验证对包含无源中介层的3D Chiplet进行MBIST,其测试电路结构图如图6所示。SYNC_2R2W_16x8, SYNC_1R1W_16x8和SYNC_1R1W_32x16_RC分别是芯粒0、芯粒1和芯粒2中的存储器模块电路,芯粒0和芯粒1的DFT电路是基于UTAPC进行设计的,且由于芯粒2的顶上没有其余芯粒,所以芯粒2保留原有的2D DFT结构。
以选择芯粒2 MBIST并跳过芯粒0和芯粒1为例进行验证分析,其测试流程的操作步骤如下:
(1)测试电路初始化,即使能异步测试复位信号。向TRST端口输入一段不少于一个测试时钟周期的有效低电平信号后再保持高电平不变,完成对整体测试电路进行初始化复位;
(2)输入配置向量,包括赋值配置信号和设置有效测试路径。使靠近底层的芯粒0的CDFSM进入配置寄存器状态分支,在Shift-CR状态下从TDI端口移入1101到芯粒0的Chiplet测试路径配置寄存器中,经过Update-CR状态后完成对芯粒0中配置信号Keep, Sel_n, Park和Jump的赋值,令芯粒1进入有效测试路径中并跳过芯粒0。再次使CDFSM进入配置寄存器状态分支,在Shift-CR状态下移入1101到芯粒1的Chiplet测试路径配置寄存器中,经过Update-CR状态后完成对芯粒1中配置信号的赋值,令芯粒2进入有效测试路径中并跳过芯粒0和芯粒1;
(3)输入测试向量,包括进入MBIST指令模式、赋值MBIST TDR数值和启动测试。完成配置有效测试路径后,在Shift-IR状态下从TDI端口移入0111到芯粒2的指令寄存器中,经过Update-IR状态后芯粒2进入MBIST指令模式,接着在Shift-DR状态下移入1111到芯粒2的MBIST TDR中,经过Update-DR后启动芯粒2的MBIST;
(4)输出测试结果,包括捕获测试指示信号、重新赋值MBIST TDR数值和观察测试结果。待完成测试后,先经过Capture-DR状态捕获测试指示信号到MBIST TDR中,接着在Shift-DR状态下移入1101到芯粒2的MBIST TDR中,同时观察TDO端口输出测试结果中GO信号和DONE信号的数值,最终经过Update-DR状态后结束芯粒2的MBIST。
图7是包含无源中介层的3D Chiplet的MBIST仿真波形图。图7中椭圆框(1)里的数据显示第1次对芯粒0的配置信号设置成功;椭圆框(2)里的数据显示第2次对芯粒1的配置信号设置成功,并且芯粒0的配置信号保持不变;椭圆框(3)里的数据显示芯粒2的GO信号先拉高后DONE信号再拉高,即测试正确通过;椭圆框(4)里的数据显示在TDO的有效输出上观察到的4位数据全为1,即芯粒2的测试结果。图6中芯粒MBIST TDR被设计为4位,可通过捕获功能将GO信号和DONE信号并行加载到第0位和第1位的移位寄存器上,再通过移位操作将它们输出到TDO上,所以图7中椭圆框(4)里的4位数值是芯粒2的TDR从低位到高位的输出值,前2位分别是GO信号和DONE信号的数值。
本节验证对包含有源中介层的2.5D Chiplet进行MBIST,其测试电路结构图如图8所示。因为在有源中介层里可以包含有源器件,所以在此实验电路模型中不改动3个芯粒原有的2D DFT结构,仅在有源中介层里插入根据芯粒数量扩展设计的UTAPC电路,增加配置信号Sel_n和Park的位数到3位,并扩展Chiplet测试接口电路。
以选择芯粒0、芯粒1和芯粒2并行MBIST并跳过中介层为例进行验证分析,其测试流程的操作步骤如下:
(1)初始化测试电路。向TRST端口输入一段不少于1个测试时钟周期的有效低电平信号后再保持高电平不变,完成对整体测试电路进行初始化复位;
(2)输入配置向量。使中介层的CDFSM进入配置寄存器状态分支,在Shift-CR状态下从TDI端口移入1111_0001到中介层的Chiplet测试路径配置寄存器中,经过Update-CR状态后完成对中介层里配置信号Keep, Sel_n[2:0], Park[2:0]和Jump的赋值,令芯粒0、芯粒1和芯粒2进入有效测试路径中并跳过中介层。
(3)输入测试向量。完成配置有效测试路径后,在Shift-IR状态下从TDI端口串行移入0111_0111_0111到芯粒0, 1, 2的指令寄存器中,经过Update-IR状态后芯粒0, 1, 2均进入MBIST指令模式,接着在Shift-DR状态下串行移入1111_1111_1111到芯粒0, 1, 2的MBIST TDR中,经过Update-DR后启动芯粒0、芯粒1和芯粒2的并行MBIST;
(4)输出测试结果。待完成测试后,先经过Capture-DR状态捕获测试指示信号到MBIST TDR中,接着在Shift-DR状态下串行移入1101_1101_1101到芯粒0, 1, 2的MBIST TDR中,同时观察TDO端口输出测试结果中所有GO信号和DONE信号的数值,最终经过Update-DR状态后结束芯粒0、芯粒1和芯粒2的并行MBIST。
图9是包含有源中介层的2.5D Chiplet的MBIST仿真波形图。图9中椭圆框(1)里的数据显示对中介层里的配置信号设置成功并保持不变;椭圆框(2)里的数据显示芯粒0、芯粒1和芯粒2的GO信号都先拉高后DONE信号再拉高,即测试均正确通过;椭圆框(3)里的数据显示在TDO的有效输出上观察到的12位数据全为1,即3个芯粒的测试输出结果。与包含无源中介层的3D Chiplet实验电路模型相同,图8中芯粒MBIST TDR也为4位,所以图9中椭圆框(3)里的12位数值依次是芯粒0、芯粒1和芯粒2的TDR从低位到高位的输出值。
表1是使用根据IEEE 1838标准协议[11]设计与本文提出基于UTAPC电路设计的两种测试方案对实验电路进行测试的时间对比表,表1的总测试时间由配置有效测试路径阶段的测试时间和测试芯粒阶段的测试时间组成,其中,配置有效测试路径阶段包括Chiplet测试流程中的“初始化测试电路”和“输入配置向量”步骤,测试芯粒阶段包括Chiplet测试流程中的“输入测试向量”和“输出测试结果”步骤。结果显示:(1)当测试包含无源中介层的3D Chiplet实验电路里的芯粒2时,基于UTAPC电路设计的测试方案比根据IEEE 1838标准协议设计的测试方案在配置有效测试路径阶段所花的测试时间减少了22.58%,在测试芯粒阶段所花的测试时间减少了5%,总体上减少了7%;(2)当测试包含有源中介层的2.5D Chiplet实验电路里的芯粒0、芯粒1和芯粒2时,基于UTAPC电路设计的测试方案比根据IEEE 1838标准协议设计的测试方案在配置有效测试路径阶段所花的测试时间减少了29.17%,在测试芯粒阶段所花的测试时间减少了2%,总体上减少了4.6%。
测试方案 | 测试目标 | 配置有效测试 路径阶段的 测试时间 | 测试芯粒阶段的测试时间 | 总测试时间 |
根据IEEE 1838标准协议[11]设计 | 包含无源中介层的3D Chiplet里的芯粒2 | 3100 | 24000 | 27100 |
包含有源中介层的2.5D Chiplet里的芯粒0、芯粒1和芯粒2 | 2400 | 25800 | 28200 | |
基于UTAPC电路设计 | 包含无源中介层的3D Chiplet里的芯粒2 | 2400 | 22800 | 25200 |
包含有源中介层的2.5D Chiplet里的芯粒0、芯粒1和芯粒2 | 1700 | 25200 | 26900 |
因为基于UTAPC电路设计的测试方案在配置有效测试路径阶段节省了根据IEEE 1838标准协议设计的测试方案里读入配置有效测试路径的专属指令的步骤,其中包括对指令寄存器输入配置有效测试路径指令的移位操作,所以若Chiplet中指令寄存器的长度为M,则本文提出的测试方案能够至少优化M+3个测试时钟周期,又因为基于UTAPC电路设计的测试方案在测试芯粒阶段不需要设置在有效测试路径中但不进行测试芯粒为旁路模式的步骤,其中包括对此芯粒的指令寄存器和旁路寄存器输入旁路指令和旁路数据的移位操作,所以若Chiplet中有N个在有效测试路径中但不进行测试的芯粒,则本文提出的测试方案能够至少优化(M+2)N个测试时钟周期,总结能够至少优化(MN+M+2N+3)个测试时钟周期。因此,假如Chiplet中指令寄存器的长度和在有效测试路径中但不进行测试的芯粒数量越大,那么本文提出基于UTAPC设计的测试方案比根据IEEE 1838标准协议设计的测试方案测试芯粒所花的测试时间会更小,改善程度更明显。
本文设计了一种适用于Chiplet测试的UTAPC电路,实现了对Chiplet中芯粒测试结构的互相操作和跨层测试访问芯粒的有效控制,在两个具有不同堆叠结构的Chiplet实验电路模型上进行单个和多个芯粒的MBIST仿真,并统计测试时间。仿真结果表明,所有的测试均正常无误,通过底层的TDO端口能够观察到所有选择测试芯粒的测试结果,满足了可控制性和可观察性。若根据具体堆叠的情况扩展设计UTAPC电路,可以实现适用于任意堆叠结构下Chiplet的测试。本文所提测试电路与现有的测试电路相比,节省了传统测试访问方法中读入配置测试路径的专属指令的步骤,还允许有效测试路径中不进行测试或调试的芯粒能跳出在外并且保持输出信号不变,缩短了测试时间,利于用户对Chiplet中堆叠的芯粒进行快速调试,更加便捷化和低成本化。
[1] |
LOH G H, NAFFZIGER S, and LEPAK K. Understanding Chiplets today to anticipate future integration opportunities and limits[C]. Design, Automation & Test in Europe Conference & Exhibition (DATE), Grenoble, France, 2021: 142–145.
|
[2] |
HANCOCK T M and DEMMIN J C. Heterogeneous and 3D integration at DARPA[C]. 2019 International 3D Systems Integration Conference (3DIC), Sendai, Japan, 2019: 1–4.
|
[3] |
余乐, 杨海钢, 谢元禄, 等. 三维集成电路中硅通孔缺陷建模及自测试/修复方法研究[J]. 电子与信息学报, 2012, 34(9): 2247–2253. doi: 10.3724/SP.J.1146.2012.00048
YU Le, YANG Haigang, XIE Yuanlu, et al. A 3D IC self-test and recovery method based on through silicon via defect modeling[J]. Journal of Electronics &Information Technology, 2012, 34(9): 2247–2253. doi: 10.3724/SP.J.1146.2012.00048
|
[4] |
HUTNER M, SETHURAM R, VINNAKOTA B, et al. Special session: Test challenges in a Chiplet marketplace[C]. 2020 IEEE 38th VLSI Test Symposium (VTS), San Diego, USA, 2020: 1–12.
|
[5] |
HERRAULT F, WONG J, RAMOS I, et al. Chiplets in Wafers (CiW) - Process design kit and demonstration of high-frequency circuits with GaN Chiplets in silicon interposers[C]. IEEE 71st Electronic Components and Technology Conference (ECTC), San Diego, USA, 2021: 178–184.
|
[6] |
常郝, 梁华国, 蒋翠云, 等. 一种3D堆叠集成电路中间绑定测试时间优化方案[J]. 电子学报, 2015, 43(2): 393–398. doi: 10.3969/j.issn.0372-2112.2015.02.029
CHANG Hao, LIANG Huaguo, JIANG Cuiyun, et al. Optimization scheme for mid-bond test time on 3D-stacked ICs[J]. Acta Electronica Sinica, 2015, 43(2): 393–398. doi: 10.3969/j.issn.0372-2112.2015.02.029
|
[7] |
KABIR M A, HUNG W, HO T Y, et al. Holistic and in-context design flow for 2.5D Chiplet-package interaction co-optimization[C]. 2021 International Symposium on VLSI Design, Automation and Test (VLSI-DAT), Hsinchu, China, 2021: 1–4.
|
[8] |
FKIH Y, VIVET P, ROUZEYRE B, et al. A JTAG based 3D DfT architecture using automatic die detection[C]. Proceedings of the 2013 9th Conference on Ph. D. Research in Microelectronics and Electronics (PRIME), Villach, Austria, 2013: 341–344.
|
[9] |
DURUPT J, VIVET P, and SCHLOEFFEL J. IJTAG supported 3D DFT using chiplet-footprints for testing multi-chips active interposer system[C]. 2016 21th IEEE European Test Symposium (ETS), Amsterdam, Netherlands, 2016: 1–6.
|
[10] |
MARINISSEN E J, DE WACHTER B, O'LOUGHLIN S, et al. Vesuvius-3D: A 3D-DfT demonstrator[C]. 2014 International Test Conference (ITC), Seattle, USA, 2014: 1–10.
|
[11] |
IEEE Computer Society. IEEE 1838-2019 IEEE standard for test access architecture for three-dimensional stacked integrated circuits[S]. New York: IEEE, 2020.
|
[12] |
JAN MARINISSEN E, MCLAURIN T, and JIAO Hailong. IEEE Std P1838: DfT standard-under-development for 2.5D-, 3D-, and 5.5D-SICs[C]. 2016 21th IEEE European Test Symposium (ETS), Amsterdam, Netherlands, 2016: 1–10.
|
[13] |
VIVET P, GUTHMULLER E, THONNART Y, et al. IntAct: A 96-core processor with six chiplets 3D-stacked on an active interposer with distributed interconnects and integrated power management[J]. IEEE Journal of Solid-State Circuits, 2021, 56(1): 79–97. doi: 10.1109/JSSC.2020.3036341
|
[14] |
陈圣俭, 李广进, 高华. 基于外壳架构与测试访问机制的数字芯核可测试性设计[J]. 微电子学与计算机, 2012, 29(6): 42–45,50. doi: 10.19304/j.cnki.issn1000-7180.2012.06.010
CHEN Shengjian, LI Guangjing, and GAO Hua. Design for testability of digital cores based on wrapper and TAM[J]. Microelectronics &Computer, 2012, 29(6): 42–45,50. doi: 10.19304/j.cnki.issn1000-7180.2012.06.010
|
[15] |
IEEE Computer Society. IEEE 1149.1-2013 IEEE standard for test access port and boundary-scan architecture[S]. New York: IEEE, 2013.
|
1. | 徐志航,徐永烨,马同川,杜力,杜源. 面向CMOS图像传感器芯片的3D芯粒(Chiplet)非接触互联技术. 电子与信息学报. 2023(09): 3150-3156 . ![]() |
测试方案 | 测试目标 | 配置有效测试 路径阶段的 测试时间 | 测试芯粒阶段的测试时间 | 总测试时间 |
根据IEEE 1838标准协议[11]设计 | 包含无源中介层的3D Chiplet里的芯粒2 | 3100 | 24000 | 27100 |
包含有源中介层的2.5D Chiplet里的芯粒0、芯粒1和芯粒2 | 2400 | 25800 | 28200 | |
基于UTAPC电路设计 | 包含无源中介层的3D Chiplet里的芯粒2 | 2400 | 22800 | 25200 |
包含有源中介层的2.5D Chiplet里的芯粒0、芯粒1和芯粒2 | 1700 | 25200 | 26900 |