Design of Fast Differential Frequency Measurement System Based on FPGA

1.   引言

在通信、自动化等领域，经常需要对两个或者多个频率信号进行处理，以实现频率的调制与解调^[1]。在对频率输出的传感器测量中，常遇到的一个问题是如何高精度测量小频率增量信号。频率型传感器由被测参量引起的频率变化一般远小于中心频率，为了能够充分发挥传感器的特性，要求频率测量系统能够实现高精度、小频率增量信号的频率测量，对测量系统的分辨率要求较高，一般优于10^{–6 [2]}。使用频率计直接测量的方法在低频信号上具有较好的性能，但在高频信号上的性能较差。例如在测量振荡器的输出时，由于受到电路噪声或其他干扰因素的影响振荡器输出的信号是不规则的正弦曲线，若使用频率计直接测量，则会给测量结果带来很大的误差。而采用差频方法可以减小这些影响。差频检测技术是电子测量中比较常用的方法。通过对频率信号进行差频处理，可以使频率信号的抗干扰能力提高，同时获得较高的测量精度，因此在多种测量系统中，尤其是在微量检测系统中被广泛应用^[3,4]。常见的差频测量方法有两种，分别为采用模拟电路和数字电路实现。文献[5]利用模拟电路设计了差频电路，能够得到较好的测量性能，但不足之处是模拟电路结构相对复杂，设计难度大，且成本较高；采用数字电路实现差频的方法因电路简单、成本低、可靠性高，因而常被研究应用^[6]。

本文在上述研究的基础上，一方面提出了一种使用多级差频电路实现高精度频率测量的方法，并运用Multisim软件仿真对其进行可行性验证。另一方面，基于FPGA实现了多级差频电路，并以差频测量应用为背景，设计了一套基于FPGA的快速差频测量系统，在FPGA上运用快速傅里叶变换(FFT)算法实现了系统的数据处理功能，通过设计实验验证了快速差频测量系统的性能，实验结果表明，与MATLAB软件平台相比，该系统在数据处理效率上有明显的优势。

2.   基于D触发器的多级差频电路设计

2.1   实现差频的条件

D触发器实现差频的具体条件和做法是：设两列方波${V_{\rm{in}}}$和${V_{\rm{ck}}}$，频率分别为${f_{\rm{in}}}$和${f_{\rm{ck}}}$，周期分别为${T_{\rm{in}}}$和${T_{\rm{ck}}}$，将标准频率${f_{\rm{ck}}}$连接到D触发器的时钟端，待测频率${f_{\rm{in}}}$连接到D触发器的D端，如果满足条件^[7]：

那么D触发器的输出信号的频率满足：

2.2   多级差频电路设计

对于测量基频较高而频率变化值较小的高频信号，如果直接使用单级差频电路，则存在难以选取准确的差频基准频率信号问题，而使用多级差频电路可以解决此问题。单个差频电路在满足差频条件的情况下，理论上产生的测量误差非常小^[7]，因此多级差频电路可以为实现高精度频率测量提供一种新的方案。

多级差频电路结构图如图1所示。多级差频电路的思想是将预设的多个差频电路进行级联，先对待测高频信号进行第1级差频运算，此时使用的差频基准信号依据高频信号频率数值的高位部分选取；然后将第1级差频运算结果输入到第2级差频电路进行运算，此时使用的差频基准信号依据第1级差频运算结果的高位部分选取，之后的每一级差频电路都进行如此操作；根据多级差频电路输出的结果可以计算出待测信号的频率值为${f_{\rm{in}}}\!=\!{f_1} \!+\! {f_2} +·\!·\!·+\! {f_{{\rm out}(n)}}$。

图  1  多级差频电路结构

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2.3   差频电路的仿真

在Multisim软件中，选用触发器74LS74N作为差频器件，其内部由D触发器组成。差频电路原理图如图2所示，XFG1为方波信号源，用于模拟待测频率信号；XFG2, XFG3, XFG4, XFG5为各级差频电路的基准频率信号；XFC1为数字式频率计，XSC1为示波器，R1和C1组成了一个低通滤波电路，用来滤除差频输出信号中的高频干扰。

图  2  4级差频电路仿真

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通过调整多级差频电路的级数和各级的基准频率信号，可以得到差频电路不同的仿真结果。如图3显示的是XFG1模拟待测频率值为f_in=60.99543 MHz信号；XFG2, XFG3, XFG4, XFG5分别选取频率值为f₁=60 MHz, f₂=0.90 MHz, f₃=90 kHz, f₄=5 kHz作为各级差频电路的基准频率信号的4级差频结果，4级差频输出的理论值为(f_in–f₁–f₂–f₃–f₄=430 Hz)，而在仿真电路中测得的输出值为428.35 Hz，相对误差为0.38%，可知在满足差频条件的前提下，合理地选取多级差频电路的级数和各级的基准频率，能够得到较为准确的测量结果。

图  3  4级差频电路仿真结果

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3.   基于FPGA的快速差频测量系统设计

3.1   快速差频测量系统组成

系统主要包括信号整形模块、多级差频电路、信号调理单元、数据采集模块、FFT模块和UART通信模块，系统原理框图如图4所示。信号整形模块对两个源信号进行整形，得到满足差频条件的方波；多级差频电路依据本文第2节内容进行设计，其中可根据实际需要选取差频电路的级数；信号调理单元包括分压电路、钳位电路、运算放大器和1阶低通滤波电路；数据采集模块主要是对AD芯片进行控制，以及将采集到的多组数据存储到SDRAM中；FFT模块是系统数据处理部分的核心，SDRAM存储的采集数据按规则依次传输到FFT模块中进行快速傅里叶变换运算，并将运算结果通过UART通信的方式发送到上位机，进而对数据处理后的结果进行保存及后续的分析。

图  4  快速差频测量系统原理框图

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3.2   基于FPGA的FFT算法实现

在数字电路设计中，FPGA以其强大的逻辑功能、高效的处理速度和内部大量的可配置RAM资源等优势得到了广泛的应用^[8—10]。本文通过在FPGA上设计FFT算法来实现系统的数据处理功能，其中FFT的运算速度和占用的存储单元是设计中需要重点考虑的方面。相比于单片机或DSP，采用FPGA实现FFT算法避免了使用外部存储器，FPGA内嵌RAM使得FFT计算中数据的存储变得方便快捷，并且其内嵌的RAM块能很好地实现数据流的“乒乓操作”，进而可以提升FFT的运算速度^[11—14]。

3.2.1   乒乓操作实现数据传输

在正常工作模式下，FFT模块需要从数据存储区获取数据进行运算，数据传输过程的乒乓操作流程如图5所示。乒乓操作的处理流程为：AD采集的输入数据流通过一个2选1数据选择器将数据流等时分配到两个数据缓冲区FIFO_1和FIFO_2，在第1个时钟缓冲周期，将输入数据流缓存到FIFO_1中；在第2个时钟缓冲周期，通过数据选择器的切换，将输入数据流缓存到FIFO_2中，同时将FIFO_1中第1个周期的数据通过数据选择器送入SDRAM_1中进行存储；在第3个时钟缓冲周期，输入数据流通过数据选择器缓存到FIFO_1中，同时将FIFO_2中第2个周期的数据通过数据选择器送入到SDRAM_2，将SDRAM_1中上一周期的数据通过数据选择器缓存到FIFO_4；在第4个时钟缓冲周期，输入数据流通过数据选择器缓存到FIFO_2中，同时将FIFO_1中第3个周期的数据通过数据选择器送入到SDRAM_1, SDRAM_2中上一周期的数据通过数据选择器缓存到FIFO_3, FIFO_4中上一周期的数据通过数据选择器送入FFT运算单元进行运算处理，如此循环。

图  5  乒乓传输数据控制流程图

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3.2.2   FFT算法的实现

本文采用按时间抽取的基-2 FFT算法^[15,16]来实现FFT，并设计了最多可进行512路并行FFT运算结构，利用该结构实现的FFT模块可稳定工作在50 MHz时钟下，通过合理利用FPGA芯片内部资源从而提高FFT的运算速度。

(1) 时间抽取法基-2 FFT：设长度为$N$的输入序列$X\left[ n \right]$，其中，$N = 2L\left( {L = 1,{\rm{ 2}},{\rm{ }}·\!·· } \right)$。如果条件不能够满足，可以主动采用补零的方法使点数$N$达到$2L$，该信号的DFT算法如式(3)：

将$N=2L$的输入序列$X\left[ k \right]\left( {n = 0,1, ·\!·\!· ,N - 1} \right)$，按其在时域上的奇偶次序分成奇数组和偶数组，根据定义，可将式(3)改写为式(4)：

根据式(5)和式(6)的定义：

可以将$X\left[ n \right]$表示为

由式(7)和式(8)可知，输入数据$X\left[ k \right]$的$N$点FFT能被看作偶数列$X\left[ {2m} \right]$的$N{\rm{/}}2$点FFT和奇数列$X\left[ {2m + 1} \right]$乘以的$N{\rm{/}}2$点FFT的叠加。其中$N{\rm{/}}2$点的FFT又可以进一步划分为两个$N{\rm{/4}}$点FFT，直至分解为只有2个点的FFT。式(7)、式(8)中$X\left[ k \right]$与$X\left[ {k + N{\rm{/}}2} \right]$前后两部分的加减运算可以用图6所示的蝶形运算单元表示。

图  6  蝶形运算单元

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(2) FFT模块结构设计：FFT模块主要是通过配置FPGA内部的RAM资源实现，FFT模块的结构设计如图7所示。一路16位浮点数据通过I/O接口串行输入，在地址产生单元的控制下根据FFT选择控制信号将输入的数据按序存放到多个RAM中，同时控制蝶形运算单元分别读取存放数据的RAM和存放旋转因子的RAM，然后进行蝶形运算，并将运算结果保存至RAM。

图  7  并行FFT模块框图

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4.   实验验证

4.1   实验设计

为了验证本文设计的快速差频测量系统的实际性能，实验装置包括ATF20E函数信号发生器、CNT-91计数器/时间间隔测量仪/分析仪、AD7705芯片、Cyclone IV FPGA开发板及一台计算机，其中FPGA开发板时钟为100 MHz，计算机的处理器为Interl(R) Core (TM) i5-3230M、主频为2.6 GHz。函数信号发生器用于模拟产生待差频的两路频率信号，数字示波器用于观测差频电路的输出结果，AD芯片和FPGA开发板共同实现系统数据采集功能，计算机用于配置FPGA参数及存储后续数据处理的结果。

4.2   实验结果及分析

4.2.1   差频电路性能验证结果分析

表1为使用FPGA内部D触发器设计3级差频电路的实验测量数据。分析实验结果可知，当f_ck/f_in<2/3或f_ck/f_in>2时，测量的误差很大，差频条件不成立；当2/3<f_ck/f_in<2时，相对误差较小；但当f_ck/f_in在大小两个方向接近等于1时，相对误差较大，f_ck/f_in 等于1.0时，达到了8.19%，随着f_ck/f_in大于1，相对误差又减小；在f_ck/f_in等于2的附近，相对误差又开始增大。由实验结果可见，用D触发器实现差频测量时，能够达到较高的频率测量精度，在满足差频条件2/3<f_ck/f_in<2且f_ck/f_in≠1内相对误差不大于0.0045%。

表  1  差频电路实验测量数据

fin=35.00005 kHz		理论频差(kHz)	实测频差(kHz)	绝对误差(Hz)	相对误差(%)
fck/fin	fck (kHz)
0.660011	23.100414	11.899636	11.200800	698.836	5.872751
0.663334	23.216715	11.783335	11.433400	349.935	2.969745
0.666668	23.333414	11.666636	11.666700	0.064	0.000549
0.670002	23.450113	11.549937	11.549900	0.037	0.000320
0.673337	23.566816	11.433234	11.433200	0.034	0.000297
0.733337	25.666827	9.333223	9.333200	0.023	0.000246
0.800003	28.000136	6.999914	6.999600	0.314	0.004486
0.866672	30.333548	4.666502	4.666500	0.002	0.000043
0.933337	32.666858	2.333192	2.333200	0.008	0.000343
0.980003	34.300166	0.699884	0.699890	0.006	0.000857
0.990003	34.650168	0.349882	0.349894	0.012	0.003430
1.000003	35.000172	0.000122	0.000132	0.010	8.196721
1.020004	35.700174	0.700124	0.700109	0.015	0.002142
1.200004	42.000206	7.000156	7.000034	0.122	0.001743
1.400005	49.000243	14.000193	14.000069	0.124	0.000886
1.600006	56.000277	21.000227	21.000000	0.227	0.001081
1.800007	63.000318	28.000268	28.000140	0.128	0.000457
1.980007	69.300355	34.300305	34.300280	0.025	0.000073
1.990099	69.653570	34.653520	34.530000	123.520	0.356443
2.000010	70.000463	35.000413	34.640000	360.410	1.029739
2.010011	70.350470	35.350420	34.880000	470.420	1.330734
2.020011	70.700478	35.700428	35.000000	700.428	1.961960

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4.2.2   差频测量系统性能验证结果分析

在满足差频条件的前提下，用函数信号发生器模拟产生多组两路不同频率的输入信号。一方面对差频测量系统的测量结果准确性进行验证，另一方面通过对比差频测量数据分别在FPGA硬件平台和在MATLAB软件平台上进行FFT运算的频谱分析结果及时间消耗等关键性指标，验证差频测量系统在数据处理上的性能。

(1) 差频测量系统频谱分析结果：用频率为9.995360 MHz的信号对差频测量系统进行测试，其中多级差频电路结构选取4级，理想的多级差频输出结果应为360 Hz。图8和图9分别为在FPGA硬件平台上和在MATLAB软件平台上差频测量数据频谱分析的结果。由图8可知，多差频测量系统的实际测量输出为350 Hz，最终的测量结果为9.995350 MHz，误差为10 Hz。对比图8和图9可知，在FPGA硬件平台上与在MATLAB软件平台上分别对差频测量数据进行FFT运算，得到的频谱图高度相似，二者的相对误差为0.88%，通过频谱图估计二者差频测量系统的信噪比(SNR)分别为67.84 dB和68.27 dB，无杂散动态范围(SFDR)分别为63.7 dBFS和66.7 dBFS，对系统SNR和SFDR的估计值都大于60 dB，信号频谱纯净，系统性能指标能够满足数据采集系统的要求。

图  8  FPGA上FFT运算频谱图

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图  9  MATLAB上FFT运算频谱图

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(2) 差频测量系统时间性能分析：表2是基于差频测量系统和MATLAB软件平台进行数据处理时的时间消耗记录。分析表2可知，当采样频率不满足采样定理，进行FFT频谱分析时会出现频率混叠现象，导致误差较大，无法得到正确有用的频谱信息；当采样频率满足采样定理时，随着采样点数和采样频率的变化，频谱分析结果的误差也具有一定差异。FFT的分辨率越高，频谱分析结果的误差呈现降低趋势。因此，合理地选择采样点数和采样频率，可以得到更高精度的结果。但由于FFT点数太多易带来计算上的困难，而且在条件受限场合不可能随意增加观测时间；在实际使用时需要权衡所需的精度和实现复杂度等问题。在数据处理的时间消耗上差频测量系统远低于MATLAB软件平台，并且在进行小点数的FFT运算时，前者比后者的运算效率更高。虽然随着FFT运算点数增加，差频测量系统的运算效率略有下降，但相比于MATLAB软件平台仍有较大的优势，因此本文设计的差频测量系统能够实现快速的FFT运算，并且可动态调整FFT模型的结构来适应不同规模点数FFT运算的需求。

表  2  差频测量系统和MATLAB数据处理效率

点数	采样频率/待测频率	分辨率(Hz)	相对误差(%)	时间消耗
				差频测量系统t1×10–6 (s)	MATALB t2 (s)	t2/t1
64	1.5	8.44	65.12	1.7911	0.0728	40645.41
	2.5	14.06	2.77	1.7911	0.0729	40701.25
	3.5	19.69	4.59	1.7912	0.0729	40698.97
128	1.5	4.22	71.11	3.1821	0.0824	25894.85
	2.5	7.03	1.44	3.1823	0.0825	25924.65
	3.5	9.84	2.51	3.1921	0.0824	25813.73
256	1.5	2.11	68.87	5.4661	0.0927	16959.08
	2.5	3.52	1.24	5.4654	0.0928	16979.54
	3.5	4.92	1.35	5.4657	0.0928	16978.61
512	1.5	1.05	71.12	10.9351	0.1084	9913.03
	2.5	1.76	1.02	10.9332	0.1083	9905.61
	3.5	2.46	1.12	10.9411	0.1084	9907.60

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(3) 量化位数对FFT的影响：差频测量系统的频谱分析是通过FPGA实现的，在FFT硬件实现中存储数据的存储器字长是有限的，在误差允许情况下一般采用固定字长的定点量化方法来实现FFT。同时本文分别采用16位、32位、64位的有符号定点格式，对512点的FFT进行了处理，得到的信噪比结果如表3所示。分析表3可知，保持FFT点数不变，随着量化位数的增加，最终系统的信噪比会变大，能够提升系统的抗噪性能。

表  3  量化位数对FFT的影响

量化位数	信噪比(dB)
16	27.10
32	67.83
64	98.43

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4.2.3   系统测量误差分析

差频采用间接法测量，闸门次数为n，在n个闸门内计数器的总计数值为N。其中，CNT-91计数器对待测频率的测量得到真值为f_t，通过计算f_ck–f_in=nf₀/N；待测频率f_in=f_ck–(f_ck–f_in)；测量时间T_M=NT₀=N/f₀；相对误差σ=|f_in–f_t|/f_t；频率分辨率R=T_ck/T_M。在上述条件及计算方式下，对两级差频测量系统输出的测量结果如表4所示，实验中f_ck=172.00104 kHz, f₀=8.00042 MHz；系统最大的相对误差为5.55×10^–6，分辨率为5.82×10^–6。造成各频率点上分辨率不相等的原因是闸门个数构成的总测量时间不相等。

表  4  差频测量系统测量误差及分辨率

ft (kHz)	闸门个数	计数器计数值	fck–fin (Hz)	fin (Hz)	相对误差(×10–6)	分辨率(×10–6)
170.00039	2000	7999371	2000.26227	170000.7777	2.2808	5.81575
170.20039	1800	7999165	1800.28240	170200.7576	2.1598	5.81619
170.40039	1600	7999747	1600.13460	170400.9054	3.0246	5.81629
170.60038	1400	7998135	1400.39997	170600.6418	1.5345	5.81673
170.80039	1200	7998931	1200.22338	170800.8166	2.4978	5.81521
171.00039	1000	7987647	1001.59909	170999.4409	5.5502	5.81764

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实验中频率测量的误差主要包括信号发生器输出的波动误差、时基误差、差频电路的误差。差频电路本身能够减小计量误差，以此降低计量过程对系统频率测量精度影响的相对大小。时基误差是时基晶体振荡器的实际频率与其标称频率的不同所导致的误差，会被直接转化为测量误差。晶体振荡器的不稳定性会直接影响测频时参考时基的不稳定性，从而引起测量误差。本文中采用的信号发生器的频率准确度为±5 ppm，而采用FPGA的晶振的频率准确度也为±5 ppm，因此系统测量频率时本身的偏差相对较小。通过实验验证可知，本文设计的差频测量系统在测量微小频率变化问题上具有一定的参考意义，能够满足小频率增量信号测量对系统的分辨率为10^–6的基本要求，并且系统测量相对误差小于10^–6，能够较好地适用于小频率增量信号测量需求。

5.   结论

本文提出了一种多级差频电路结构，并设计了基于FPGA的快速差频测量系统。在FPGA上运用快速傅里叶变换(FFT)算法实现了系统的数据处理功能，通过设计实验验证了快速差频测量系统的性能。在Multisim软件中进行差频电路仿真研究，验证了其理论上的可行性，并对硬件差频测量系统进行了实验测试，测试结果表明，系统在满足差频条件2/3<f_ck/f_in<2且f_ck/f_in≠1时，测量的相对误差不大于0.0045%；且处理速度远超MATLAB软件平台，并能够动态调整FFT模型的结构来适应不同规模点数FFT运算的需求。分析了量化位数对FFT的影响以及系统测量产生的误差，通过实验验证可知，本文设计的差频测量系统在测量微小频率变化问题上具有一定的参考意义，能够提供一种测量精度较高、数据处理速度快且数据处理模型结构可动态调整的测量方案。