该文提出一种通用的时间数字转换器(TDC)码密度校准信号产生方法，该方法基于相干采样理论，通过合理设置TDC主时钟和校准信号之间的频率差，结合输出信号保持电路，产生校准用的随机信号，在码密度校准过程中，随机信号均匀分布在TDC的延时路径上，实现对TDC的bin-by-bin校准。基于Xilinx公司的28 nm工艺的Kintex-7 现场可编程门阵列(FPGA)内部的进位链实现一种plain TDC，利用该方法校准plain TDC的码宽(抽头延迟时间)，研究校准了2抽头方式下的TDC的性能参数，时间分辨率(对应TDC的最低有效位，Least Significant Bit, LSB)为24.9 ps，微分非线性为(–0.84～3.1)LSB，积分非线性为(–5.0～2.2)LSB。文中所述的校准方法采用时钟逻辑资源实现，多次测试考核结果表明，单个延时单元的标准差优于0.5 ps。该校准方法采用时钟逻辑资源代替组合逻辑资源，重复性、稳定性较好，实现了对plain TDC的高精度自动校准。该方法同样适用于其他类型的TDC的码密度校准。

该文基于Ding-广义分圆理论，将周期为$ 2{p^m}$($ p$为奇素数，$ m$为正整数)广义分圆序列的研究推广到任意素数阶情形，构造了一类新序列。通过数论方法分析多项式广义分圆类，确定并计算线性复杂度与序列的2次剩余类和2次非剩余类的划分紧密相关。结果表明该类序列的线性复杂度远远大于周期的一半，能抗击应用Berlekamp-Massey(B-M)算法的安全攻击，是密码学意义上性质良好的伪随机序列。